【正文】 圖 基于寄存器的 32位任意序列產(chǎn)生器 AGHc s h i fr e gBCDEFS ERQC LKS T LD11101000S T LDC LKAGHc s h i fr e gBCDEFS ERQC LKS T LD10010101S T LDC LKAGHc s h i fr e gBCDEFS ERQC LKS T LD10111110S T LDC LKAGHc s h i fr e gBCDEFS ERQC LKS T LD00001100S T LDC LKD A T A O U TS T LDGNDV CCIN P U TV CCO U T P U TD A T A O U TC LKIN P U TV CC第 8章 FPGA電路設(shè)計(jì)實(shí)例 圖 基于寄存器的 32位任意序列產(chǎn)生器仿真波形 D A T A O U TS T L DC L KN a m e : V a l u e :0002 5 0 . 0 n s 5 0 0 . 0 n s 7 5 0 . 0 n s 1 . 0 ? s 1 . 2 5 ? s 1 . 5 ? s 1 . 7 5 ? s 2 . 0 ? s 2 . 2 5 ? s第 8章 FPGA電路設(shè)計(jì)實(shí)例 圖 32位任意序列產(chǎn)生器 ， 整個(gè)電路由兩部分組成： 地址產(chǎn)生器和基于 ROM的查找表 。 “ lpm_rom”的參數(shù)設(shè)置為 LPM_WIDTH＝ 1 LPM_WIDTHAD＝ 5 LPM_FILE＝ e:\max2work\ 在 “ ”文件中， 從 32位序列“ 00110000011111011010100100010111”的 MSB到 LSB依次對(duì)應(yīng)地址 “ 00000～ 11111”。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 地址產(chǎn)生器由 “ 8count”構(gòu)成， 在時(shí)鐘的激勵(lì)下， “ 8count”的 “ QE～ QA”端口循環(huán)產(chǎn)生信號(hào) “ 00000～11111”， 將該信號(hào)作為地址信息在 ROM中尋址， 從而將 32位序列從查找表中依次讀出。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 圖 基于查找表的 32位任意序列產(chǎn)生器 LD NABCDEFGHGNDNUPS ET NC LR NC LKQAQBQCQDQEQFQGC O U TU P / D N C O U N T ERGNDIN P U TV C CIN P U TV C CC LKC LR N地址產(chǎn)生器8 c o u n tA0A1A2A3A4i n c l o c ka d d r e s s [ ]q [ ]LP M _ R O MA [ 4 . . 0 ]D A T A O U TO U T P U TLP M _ A D D R ES S _ C O N T R O L=LP M _ F I LE= e : \ m a x 2 w o r k \ m . m i fLP M _ N U M W O R D S =LP M _ O U T D A T A = U N R E G I S T ER ED LP M _ W I D T H = 1LP M _ W I D T H A D = 5基于 R O M 的查找表QH第 8章 FPGA電路設(shè)計(jì)實(shí)例 圖 32位任意序列產(chǎn)生器仿真波形 。 “ A［ 4 ..0］ ” 是地址信號(hào) ， 取值區(qū)間是“ 00000～ 11111”， 它與查找表中的 32位數(shù)據(jù)一一對(duì)應(yīng) 。 存儲(chǔ)型任意序列產(chǎn)生器與移存型和計(jì)數(shù)器型序列產(chǎn)生器相比較 ， 設(shè)計(jì)過(guò)程十分簡(jiǎn)單 ， 但需要消耗較多的硬件 ， 如觸發(fā)器和存儲(chǔ)器 。 由于 FPGA擁有大量的邏輯單元和存儲(chǔ)單元 ， 因此 FPGA器件非常適合于實(shí)現(xiàn)存儲(chǔ)型任意序列產(chǎn)生器 。 在存儲(chǔ)型任意序列產(chǎn)生器兩種實(shí)現(xiàn)形式中 ， 基于移位寄存器的實(shí)現(xiàn)方法 ， 適于產(chǎn)生碼長(zhǎng)較短的序列 ， 而基于查找表的實(shí)現(xiàn)方法 ， 適于產(chǎn)生碼長(zhǎng)較長(zhǎng)的序列 。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 圖 基于查找表的 32位任意序列產(chǎn)生器仿真波形 D A T A O U TA [ 4 . . 0 ]C LKC LR NN a m e : V a l u e :10D 000 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 242 5 0 . 0 n s 5 0 0 . 0 n s 7 5 0 . 0 n s 1 . 0 ? s第 8章 FPGA電路設(shè)計(jì)實(shí)例 數(shù)字相關(guān)器 數(shù)字相關(guān)器在通信信號(hào)處理中實(shí)質(zhì)上是起到數(shù)字匹配濾波器的作用 ， 它可對(duì)特定碼序列進(jìn)行相關(guān)處理 ， 從而完成信號(hào)的解碼 ， 恢復(fù)出傳送的信息 。 數(shù)字相關(guān)器與模擬相關(guān)器相比 ， 其靈活性強(qiáng) 、 功耗低 、 易于集成 ， 廣泛用于幀同步字檢測(cè) 、 擴(kuò)頻接收機(jī) 、 誤碼校正以及模式匹配等領(lǐng)域 。 數(shù)字相關(guān)器一般包括： 輸入序列移位寄存器 、 參考序列移位寄存器 、 相關(guān)運(yùn)算陣列和相關(guān)求和網(wǎng)絡(luò) 。 圖 。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 圖 數(shù)字相關(guān)器結(jié)構(gòu)框圖 輸入序列移位寄存器參考序列移位寄存器相關(guān)運(yùn)算陣列 相關(guān)求和網(wǎng)絡(luò)數(shù)據(jù)流輸入?yún)⒖夹蛄休斎霑r(shí)鐘相關(guān)信號(hào)輸出第 8章 FPGA電路設(shè)計(jì)實(shí)例 在數(shù)字相關(guān)器工作時(shí) ， 參考序列首先被送入?yún)⒖夹蛄幸莆患拇嫫髦?， 而輸入數(shù)據(jù)流則在時(shí)鐘驅(qū)動(dòng)下被送入輸入序列移位寄存器中 。 相關(guān)運(yùn)算陣列對(duì)輸入序列與參考序列之間進(jìn)行相關(guān)運(yùn)算 ， 輸入序列移位寄存器每更新一位數(shù)據(jù) ， 相關(guān)運(yùn)算陣列就進(jìn)行一次相關(guān)運(yùn)算 ， 然后將相關(guān)運(yùn)算結(jié)果送入相關(guān)求和網(wǎng)絡(luò) ， 由相關(guān)求和網(wǎng)絡(luò)計(jì)算出相關(guān)值 。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 一般情況下， 相關(guān)求和網(wǎng)絡(luò)輸出的相關(guān)值還需要與一個(gè)檢測(cè)門(mén)限做比較， 判斷是否出現(xiàn)相關(guān)峰。 當(dāng)求和網(wǎng)絡(luò)計(jì)算出的相關(guān)值高于檢驗(yàn)門(mén)限時(shí)， 就認(rèn)為出現(xiàn)了相關(guān)峰。 因此， 檢測(cè)門(mén)限的高低決定了相關(guān)峰虛警檢測(cè)概率和漏警檢測(cè)概率的大小。 所謂虛警是指沒(méi)有相關(guān)峰時(shí)， 相關(guān)器誤認(rèn)為此時(shí)有相關(guān)峰出現(xiàn)， 而漏警則是指當(dāng)相關(guān)峰出現(xiàn)時(shí)， 相關(guān)器誤認(rèn)為此時(shí)沒(méi)有相關(guān)峰。 最理想的情況是相關(guān)峰檢測(cè)的虛警概率和漏警概率都較小， 這樣就能得到可靠的判決結(jié)果， 但是虛警概率和漏警概率不會(huì)同時(shí)減小。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 如果把檢測(cè)門(mén)限設(shè)置得較低 ， 漏警概率降低 ， 但虛警概率增大 ， 反之 ， 如果提高檢測(cè)門(mén)限 ， 虛警概率降低 ， 但漏警概率卻增大了 。 例如相關(guān)數(shù)據(jù)長(zhǎng)度為 32位 ， 如果把門(mén)限設(shè)為 32， 則不會(huì)發(fā)生虛警 ， 但是如果這 32位中任意一位數(shù)據(jù)在傳輸中發(fā)生差錯(cuò) ， 即使有相關(guān)峰出現(xiàn) ， 由于此時(shí)的相關(guān)峰值低于 32， 就會(huì)誤認(rèn)為此時(shí)沒(méi)有相關(guān)峰 ， 以至于發(fā)生漏警 。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 合理設(shè)置檢測(cè)門(mén)限 ， 在相關(guān)器的虛警概率與漏警概率之間取一個(gè)折衷值是十分必要的 ， 這樣既不會(huì)明顯降低相關(guān)器性能 ， 又使得通信系統(tǒng)能夠容忍少量的傳輸錯(cuò)誤 。 在實(shí)際應(yīng)用中 ， 數(shù)字相關(guān)器前端一般都有一個(gè)預(yù)處理電路 ， 如完成對(duì)接收信號(hào)的數(shù)字化處理 、 防混疊濾波 、 下采樣等 ， 進(jìn)入到數(shù)字相關(guān)器中的樣點(diǎn)值是用一定字長(zhǎng)的二進(jìn)制數(shù)表示的 。 本地參考序列如果包含有幅度信息的話 ， 它的各個(gè)樣點(diǎn)也是用一定字長(zhǎng)的二進(jìn)制數(shù)來(lái)表示的 。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 輸入數(shù)據(jù)序列與本地參考序列做相關(guān)運(yùn)算 ， 實(shí)際上就是這兩個(gè)序列的對(duì)應(yīng)位做乘法運(yùn)算 ， 然后再利用求和網(wǎng)絡(luò)得到相關(guān)值 。 最簡(jiǎn)單的一種情況是序列中的各個(gè)樣點(diǎn)都用一位二進(jìn)制數(shù)表示 ， 這樣就可以用邏輯運(yùn)算 （ 如模二加 ） 來(lái)取代復(fù)雜的乘法運(yùn)算 。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 我們知道 ， 幀同步字用于指示幀的起始位置或結(jié)束位置 ， 在典型的數(shù)字通信系統(tǒng)中 ， 接收機(jī)需要在已解調(diào)的數(shù)據(jù)流中搜尋幀同步字 ， 以確定幀的位置和幀定時(shí)信息 。 將數(shù)字相關(guān)器用于幀同步字檢測(cè)的方法 ， 特別適用于突發(fā)通信協(xié)議 ， 如 TDM。 數(shù)字相關(guān)器是實(shí)現(xiàn)快速同步和鎖定數(shù)據(jù)突發(fā)的關(guān)鍵 。 下面以一次群信號(hào)的幀同步字檢測(cè)為例 ， 討論數(shù)字相關(guān)器的基本設(shè)計(jì)方法 。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 根據(jù) CCITT ， A律 30/32路（一次群）TDMPCM傳輸標(biāo)準(zhǔn)的一個(gè)復(fù)幀包含 16幀， 一幀長(zhǎng)為125 μs， 每一幀含 256位， 分成 32個(gè)時(shí)隙（時(shí)隙 0～時(shí)隙 31）， 每個(gè)時(shí)隙包含 8位數(shù)據(jù)。 幀分為奇數(shù)幀和偶數(shù)幀， 偶數(shù)幀時(shí)隙 0的后 7位為幀定位信號(hào)（ FAS, Frame Alignment Signal） “ 0011011”。 也就是說(shuō)， 相鄰的兩個(gè)幀有一個(gè)幀同步碼， 相鄰兩個(gè)幀定位信號(hào)間距為 512位。 對(duì)一次群進(jìn)行分接， 首先要實(shí)現(xiàn)幀頭的捕獲， 幀頭捕獲電路采用的數(shù)字相關(guān)檢測(cè)方法， 是數(shù)字相關(guān)器的一個(gè)典型作用。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 表 一次群幀同步碼檢測(cè)電路引腳 引 腳 功 能 DATAIN 數(shù)據(jù)輸入 CLK 數(shù)據(jù)時(shí)鐘輸入 CLRN 系統(tǒng)復(fù)位端口 DETECTION 相關(guān)峰信號(hào)輸出 SIGl 顯示相關(guān)峰極性 SIG0 第 8章 FPGA電路設(shè)計(jì)實(shí)例 圖 ， 其中與“ VCC”相連的線處于高電平 ， 為 “ 1”； 與 “ GND”相連的線處于低電平 ， 為 “ 0”。 表 幀同步碼檢測(cè)電路的引腳說(shuō)明 。 該電路可以有效地檢測(cè)出一次群信號(hào)數(shù)據(jù)流中的特殊碼字 “ 0011011”。 輸入一次群數(shù)據(jù)流首先進(jìn)入 7位移位寄存器中 ， 然后與本地參考序列 “ 0011011”的對(duì)應(yīng)位進(jìn)行 “ 異或 ” 邏輯運(yùn)算 ， 然后再統(tǒng)計(jì) 7位輸出結(jié)果中 “ 1”和 “ 0”的數(shù)目 。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 需要指出的是 ， 在二進(jìn)制數(shù)據(jù)傳輸中 ， 高電平信號(hào) “ 1”與低電平信號(hào) “ 0”只是一個(gè)相對(duì)的概念 。 如果相關(guān)結(jié)果全部為 “ 1”， 表明出現(xiàn)了相關(guān)峰； 如果相關(guān)結(jié)果全部為 “ 0”， 同樣也表明出現(xiàn)了相關(guān)峰 ， 只不過(guò)是極性發(fā)生了翻轉(zhuǎn) 。 認(rèn)識(shí)到這一點(diǎn) ， 對(duì)于檢測(cè)門(mén)限的設(shè)置是十分重要的 。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 為了簡(jiǎn)便起見(jiàn)， 這里將相關(guān)峰檢測(cè)門(mén)限設(shè)為 7， 也就是說(shuō)只有在輸入數(shù)據(jù)流中出現(xiàn) “ 0011011”或“ 1100100”字段時(shí)， 才會(huì)判決輸出正或負(fù)的相關(guān)峰。 因此在圖 “ 與門(mén) ” 完成正極性相關(guān)峰的檢測(cè)， 用一個(gè)七輸入的 “ 或非門(mén) ” 完成負(fù)極性相關(guān)峰的檢測(cè)。 輸出引腳 “ SIG1”和 “ SIG0”分別表示相關(guān)峰的極性， 當(dāng)出現(xiàn)正相關(guān)峰時(shí)， “ SIG1”為高電平； 當(dāng)出現(xiàn)負(fù)相關(guān)峰時(shí)， “ SIG0”為高電平。 一次群幀同步碼檢測(cè)電路的波形仿真結(jié)果如圖， 其中分別仿真了輸入數(shù)據(jù)流中出現(xiàn)“ 0011011”和 “ 1100100”字段時(shí)檢測(cè)電路的輸出結(jié)果。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 圖 一次群幀同步碼檢測(cè)電路 QDP R NC LR NQDP R NC LR NQDP R NC LR NQDP R NC LR NQDP R NC LR NQDP R NC LR NQDP R NC LR NV C CI N P U TD A T A