【正文】 5組合邏輯電路消除競爭冒險(xiǎn)的方法有 A 。 A．修改邏輯設(shè)計(jì) 5用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù) Y= 0101 AAAA + ，應(yīng)使 A 。 =D2=0， D1=D3=1 =D2=1， D1=D3=0 =D1=0， D2=D3=1 =D1=1， D2=D3=0 5． 用 三 線 八線譯碼器 74LS138 和輔助門電路實(shí)現(xiàn)邏輯函數(shù) Y= 122 AAA + ，應(yīng) A 。 ， Y= 765410 YYYYYY ， Y= 32YY ， Y= 32 YY+ ， Y= 765410 YYYYYY +++++ 5 當(dāng)編碼器 74LS147 的輸入端 I 1 、 I 5 、 I 6 、 I 7 為低電平，其余輸入端為高電平時，輸出信號為 D 。 58. 引起組合邏輯電路中競爭與冒險(xiǎn)的原因是（ ） A、邏輯關(guān)系錯； B、 干擾信號； C、電路延時； C、電源不穩(wěn)定。 59. 組合邏輯電路通常由（ ）組合而成。 A. 門電路 B. 觸發(fā)器 C. 計(jì)數(shù)器 D. 寄存器 60. 指出下列各式中哪個是四變量Ａ、Ｂ、Ｃ、Ｄ的最小項(xiàng)（ ） A、ＡＢＣ； B、Ａ＋Ｂ＋Ｃ＋Ｄ； C、ＡＢＣＤ； D、Ａ＋Ｂ＋Ｄ 61. 8— 3線優(yōu)先編碼器（ 74LS148）中， 8 條輸入線 0I ~ 7I 同時有效時，優(yōu)先 級最高為 I7線，則 2Y 1Y 0Y 輸出線的性質(zhì)是（ ） A. 000 B. 010 C. 101 D. 111 62. 七段顯示譯碼器是指（ ）的電路。 A. 將二進(jìn)制代碼轉(zhuǎn)換成 0~9個數(shù)字 B. 將 BCD 碼轉(zhuǎn)換成七段顯示字形信號 C. 將 0~9 個數(shù)轉(zhuǎn)換成 BCD 碼 D. 將七段顯示字形信號轉(zhuǎn)換成 BCD碼 63. 邏輯數(shù) F=AC +AB +BC ，當(dāng)變量的取值為（ ）時，將出現(xiàn)冒險(xiǎn)現(xiàn)象。 A. B=C=1 B. B=C=0 C. A=1， C=0 D. A=0， B=0 64. 時序邏輯電路中一定是含（ ） A. 觸發(fā)器 B. 組合邏輯電路 C. 移位寄存器 D. 譯碼器 65. 為實(shí)現(xiàn)將 D觸發(fā)器轉(zhuǎn)換為 T觸發(fā)器圖（一）的虛框內(nèi)應(yīng)是（ ） A. 或非門 B. 與非門 C. 異或門 D. 同或門 66. 用幾個觸發(fā)器構(gòu)成計(jì)數(shù)器，可得到最大計(jì)數(shù)長度是（ ） 圖 一 A. n B. 2n C . 2n D. 2n1 67. 用 55S 定時器構(gòu)成單穩(wěn)態(tài)觸發(fā)器其輸出脈寬為（ ） A、 ； B、 ； C、 ； D、 ； 68 ． 計(jì)數(shù)器可以用于實(shí)現(xiàn)（ 1 ）也可以實(shí)現(xiàn)（ 2 ）。 a ．定時器 b ．寄存器 c ．分配器 d ．分頻器 69. 一個 4 位移位寄存器可以構(gòu)成最長計(jì)數(shù)器的長度是（ 3 ）。 70. 當(dāng)編碼器 74LS147 的輸入端 I 1 、 I 5 、 I 6 、 I 7 為低電平，其余輸入端為高電平時，輸出 信號為（ 4 ）。 T CP D Q Q 71. 在 實(shí)驗(yàn) 4 中為測試共陽極七段數(shù)碼管每一個顯示段的好壞，通常給顯示譯碼器 74LS47 的 端加（ 5 ），給 端加（ 6 ）。若要使數(shù)碼管不顯示，應(yīng)給 端加（ 7 ）。若要熄滅數(shù)碼管顯示的數(shù)字 0 ，則 端必須加（ 8 ）。 a. 高電平 b. 低電平 72. 施密特觸發(fā)器有（ 9 ）個穩(wěn)定狀態(tài)，多諧振蕩器有（ 10 ）個穩(wěn)定狀態(tài)，單穩(wěn) 態(tài)觸發(fā)器有（ 11 ）個穩(wěn)定狀態(tài)。 73. 在 CP 脈沖作用下，只具有置 0 、置 1 和保持功能的觸發(fā)器是（ 12 ）觸發(fā)器，只具 有保持和翻轉(zhuǎn)功能的觸發(fā)器是（ 13 ）觸發(fā)器。 觸發(fā)器 觸發(fā)器 39。觸發(fā)器 觸發(fā)器 74. 若所設(shè)計(jì)的編碼器是將 31 個一般信號轉(zhuǎn)換成 二進(jìn)制代碼，則輸出應(yīng)是一組 N= （ 14 ） 位的二進(jìn)制代碼。 a ． 3 b ． 4 c ． 5 d ． 6 75. 在課程設(shè)計(jì)中，我們實(shí)際使用了 2764EPROM 的（ 15 ）根地址線，利用了（ 16 ）個存儲地址，每個存儲單元有（ 17 ）位二進(jìn)制信息。 a ． 8 b ． 9 c ． 10 d ． 11 e ． 12 f ． 13 g ． 1024 h ． 2048 I ． 4096 j ． 8192 76 ． 在實(shí)訓(xùn) 6 中，若 S 1 S 0 （ B 、 A 端） =01 ，在 CLK （秒信號輸入端）輸入 8 個脈沖后， 相應(yīng)的 8 只發(fā)光二極管（ 18 ），若此時改變 S 1 S 0 =00 ， 8 只發(fā)光二極管（ 19 ）， 再改變 S 1 S 0 =11 ， 8 只發(fā)光二極管（ 20 ）。 a ．熄滅 b ．點(diǎn)亮 77. 時序邏輯電路中一定是含（ ）。 A. 觸發(fā)器 B. 組合邏輯電路 C. 移位寄存器 D. 譯碼器 78. 用 n個觸發(fā)器構(gòu)成計(jì)數(shù)器，可得到最大計(jì)數(shù)長度是（ ）。 3. 能實(shí)現(xiàn)分時傳送數(shù)據(jù)邏輯功能的是（ ）。 A. TTL 與非門 B. 三態(tài)邏輯門 C. 集電極開路門 D. CMOS 邏輯門 79. 邏輯表達(dá)式 A+BC=（ ） 。 80. 若將 D觸發(fā)器的 D端連在 Q 端上，經(jīng) 100 個脈沖后，它的次態(tài) Q（ t+100） =0，則現(xiàn)態(tài) Q（ t）應(yīng)為（ ）。 A. 0 B. 1 C. 與原狀態(tài)無關(guān) 81. 要使 JK觸發(fā)器的輸出 Q從 1變成 0，它的輸入信號 JK 應(yīng)為（ ）。 A. 00 B. 01 C. 10 D. 無法確定 82. 用 74LS138 譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個（ ） 。 A. 非門 B. 與非門 C. 或門 D. 或非門 83. 組 合電路設(shè)計(jì)的結(jié)果一般是要得到（ ）。 A. 邏輯電路圖 B. 電路的邏輯功能 C. 電路的真值表 D. 邏輯函數(shù)式 84. 七段顯示譯碼器是指（ ）的電路。 A. 將二進(jìn)制代碼轉(zhuǎn)換成 0~9個數(shù)字 B. 將 BCD 碼轉(zhuǎn)換成七段顯示字形信號 C. 將 0~9 個數(shù)轉(zhuǎn)換成 BCD 碼 D. 將七段顯示字形信號轉(zhuǎn)換成 BCD碼 86. 已知某電路的真值表如下，該電路的邏輯表達(dá)式為（ ）。 A． CY? B. ABCY? C． CABY ?? D． CCBY ?? A. n B. 2n C . 2n D. 2n1 A. A+B B. A+C C. （ A+B）（ A+C） D. B+C 線 — 8 線譯碼器是（ ）譯碼器。 A．三進(jìn)制 B．八進(jìn)制 C．三 — 八進(jìn)制 D．八 — 三進(jìn)制 88． 邏輯電路的輸出函數(shù)為 F=A B +B C,則該電路 ( )。 89. 組合邏輯電路通常由（ ）組合而成。 A. 門電路； B. 觸發(fā)器 ； C . 計(jì)數(shù)器 ； D. 寄存器 ，不可用于（ ） 8421碼表示的十進(jìn)制數(shù) 65，可以寫成（ ）。 時序邏電路比較，其差別在于后者（ ） A. 沒有觸發(fā)器 B. 沒有統(tǒng)一的時鐘脈沖控制 C .沒有穩(wěn)定狀態(tài) D. 輸出只與內(nèi)部狀態(tài)有關(guān) DCBAF ?? ，其對偶函數(shù) F*為（ ）。 94. 將幅值上、時間上離散的階梯電平統(tǒng)一