【正文】 Xi 和地址碼 Ai 之間的邏輯表達(dá)式為 Y= A 。若要使數(shù)碼管不顯示，應(yīng)給 端加（ 7 ）。 A. 邏輯電路圖 B. 電路的邏輯功能 C. 電路的真值表 D. 邏輯函數(shù)式 84. 七段顯示譯碼器是指（ ）的電路。 A. 將二進(jìn)制代碼轉(zhuǎn)換成 0~9個數(shù)字 B. 將 BCD 碼轉(zhuǎn)換成七段顯示字形信號 C. 將 0~9 個數(shù)轉(zhuǎn)換成 BCD 碼 D. 將七段顯示字形信號轉(zhuǎn)換成 BCD碼 102．欲使 D觸發(fā)器按 Qn+1=Q n工作，應(yīng)使輸入 D= 。 （ a） F=A+B+C （ b） F=ABC （ c） F=（ A+B+C） 12組合電路的分析是指（ ）。 7．對 16個輸入信號進(jìn)行編碼，至少需要 位二進(jìn)制數(shù)碼。 8．有一個 6位 D/A轉(zhuǎn)換器 ，設(shè)滿度輸出為 ，輸入數(shù)字量為 110111，則輸出模擬電壓為 。 根據(jù)邏輯功能的不同特點(diǎn)，數(shù)字電路可分為 和 兩大類。 5．一個容量為 256 4 位的 RAM，應(yīng)有 個基本存儲單元，每次訪問 個基本存儲單元，有 條數(shù)據(jù)線和 條地址線。 最小項(xiàng) ABCD 的邏輯相鄰最小項(xiàng)是 。 TTL 與非門主要參數(shù) （ 1）輸出高電平 UOH： UOH≥ ，標(biāo)準(zhǔn)高 電平 。 （ 13）高電平噪聲容限 UNH=UOHUIH==，低電平噪聲容限 UNL=UILUOL== （ 14）功耗延遲積 DP： DP =PIH 3． TTL或非門多余的輸入端應(yīng)該接 。 2．組合邏輯電路在結(jié)構(gòu)上的共同特點(diǎn)是 。 1．一個具體的時(shí)序電路，不論其結(jié)構(gòu)形式如何，其中 電路是必不可少的。 5．要把 JK 觸發(fā)器轉(zhuǎn)換成 T ` 觸發(fā)器，只要將 J與 K分別與 相連接。 （ 1）圖中多余輸入端 B應(yīng)接 。 8．利用卡諾圖化簡邏輯函數(shù)的基本原理就是 。 二進(jìn)制碼 11011110 表示的十進(jìn)制數(shù)為 ，相應(yīng)的 8421BCD 碼為 。 8. 一個 10 位地址碼、 8 位輸出的 ROM，其存儲容量為 8K 或 213 。 ROM256ⅹ 8位的存儲器有 根地址線， 根字線， 根位線。 1．半導(dǎo)體存儲器分為 和 兩類，二者最大的區(qū)別是 。 一般 A/D 轉(zhuǎn)換過程要經(jīng)過 、 、 、 四個步驟。 5．設(shè) JK觸發(fā)器的起始狀態(tài) Q=1 若令 J=1， K=0，則 ??1nQ 。 2．完成下列的數(shù)制轉(zhuǎn)換 （ 1）、（ 255） 10=（ ） 2=（ ） 16=（ ） 8421BCD （ 2）、（ 3FF） 16=（ ） 2=（ ） 10=（ ） 8421BCD 3．使用 或非 門做反相器使用其他輸 入端應(yīng)接 電平 、 異或 門做反相器使用其他輸入端應(yīng)接 電平。 a）編碼 b） 譯碼 c） 編碼和譯碼 11組合邏輯電路的競爭冒險(xiǎn)是指（ ） a）輸入信號有干擾時(shí)，在輸出端產(chǎn) 生了干擾脈沖 b）輸入信號狀態(tài)改變時(shí)，輸出端可能出現(xiàn)的 虛假信號 c）輸入信號不變時(shí)，輸出端可能出現(xiàn)的虛假信號 11為避免一次變化現(xiàn)象，應(yīng)采用（ ）的觸發(fā)器 a）主從觸發(fā) b）邊沿觸發(fā) c）電平觸發(fā) 1欲構(gòu)成能記最大十進(jìn)制數(shù)為 999 的計(jì)數(shù)器，至少需要（ ）片十進(jìn)制加法計(jì)數(shù)器，或（ ）片 4 位二進(jìn)制加法計(jì)數(shù)器芯片。 A B C Y A B C Y 0 0 0 0 1 0 0 0 0 0 1 1 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 1 1 1 1 1 8 四選一數(shù)據(jù)選擇器的輸出表達(dá)式 )()()()( 013012020010 AADAADAADAADF ???? 若用該數(shù)據(jù)選擇器實(shí)現(xiàn) 1AF? ,則 D0～ D3 的取值為 ( ). A. 110 ??DD , 032 ??DD B. 030 ??DD , 112 ??DD C. 13210 ???? DDDD D. D0=1， D2=D3=D4=1 A. 不產(chǎn)生競爭冒險(xiǎn) B. 可能產(chǎn)生競爭冒險(xiǎn) C. 輸入信號狀態(tài)改變時(shí) ,可能產(chǎn)生競爭冒險(xiǎn) A. 延時(shí)與定時(shí) B. 多諧振蕩器 C. 消除噪聲 D. 接口 A． 65 B. [1000001]BCD C. [01100101]BCD D. [1000001]2 A． ? ?? ?DCBA ?? B. ? ?? ?DCBA ?? C. ? ?? ?DCBA ?? D． （ A+B）（ C+D） A. n B. 2n C . 2n D. 2n1 98. 要使 JK觸發(fā)器的輸出 Q從 1變成 0，它的輸入信號 JK 應(yīng)為（ ）。 80. 若將 D觸發(fā)器的 D端連在 Q 端上，經(jīng) 100 個脈沖后，它的次態(tài) Q（ t+100） =0，則現(xiàn)態(tài) Q（ t）應(yīng)為（ ）。 A. B=C=1 B. B=C=0 C. A=1， C=0 D. A=0， B=0 64. 時(shí)序邏輯電路中一定是含（ ） A. 觸發(fā)器 B. 組合邏輯電路 C. 移位寄存器 D. 譯碼器 65. 為實(shí)現(xiàn)將 D觸發(fā)器轉(zhuǎn)換為 T觸發(fā)器圖（一）的虛框內(nèi)應(yīng)是（ ） A. 或非門 B. 與非門 C. 異或門 D. 同或門 66. 用幾個觸發(fā)器構(gòu)成計(jì)數(shù)器，可得到最大計(jì)數(shù)長度是（ ） 圖 一 A. n B. 2n C . 2n D. 2n1 67. 用 55S 定時(shí)器構(gòu)成單穩(wěn)態(tài)觸發(fā)器其輸出脈寬為（ ） A、 ； B、 ； C、 ； D、 ； 68 ． 計(jì)數(shù)器可以用于實(shí)現(xiàn)（ 1 ）也可以實(shí)現(xiàn)（ 2 ）。（ A ） A． CMOS 傳輸門 B．或非門 Ｃ．異或門 3能實(shí)現(xiàn)脈沖延時(shí)的電路是：（ B ） A．多諧振蕩器 B．單穩(wěn)態(tài)觸發(fā)器 Ｃ．施密特觸發(fā)器 40．只能讀出數(shù)據(jù)，不能更改數(shù)據(jù)的存儲器是（ B ） A． RAM B． ROM C． PROM D． EPPROM 41． 1024 4位的 RAM 芯片 ,其他地址線的個數(shù)為 ( C ) A． 4 B． 8 C． 10 D． 210 42． EPPROM 是指（ D ） A．隨機(jī) 讀寫存儲器 B．可編程邏輯器件 C．可編程只讀存儲器 D．可擦除可編程只讀存儲器 43．將 256 1 位的 ROM擴(kuò)大為 1024 8 位 ROM，共需（ A ）片 256 1位的 ROM A． 32 B． 10 C． 16 D． 64 44．已知某計(jì)算機(jī)的內(nèi)存設(shè)置有 32 根地址線， 16 位并行輸入 /輸出數(shù)據(jù)線，則它的最大存儲量是（ B ）位 A． 32 16 B． 232 16 C． 216 16 D． 216 32 45．用 ROM 實(shí)現(xiàn)邏輯設(shè)計(jì)時(shí)，要求 ROM 的與陣列必須產(chǎn)生（ ），而用 PLA 實(shí)現(xiàn)邏輯設(shè)計(jì)時(shí)，只要產(chǎn)生 （ A ） A． n 變量的 2n個最小項(xiàng)； n個與項(xiàng) B． n 變量的 2n個最大項(xiàng)； n個或項(xiàng) C． n 變量個與項(xiàng)； n變量的 2n個最小項(xiàng) D． n 個或項(xiàng)； 2n個或項(xiàng) 4 若在編碼器中有 50 個編碼對象，則要求輸出二進(jìn)制代碼位數(shù)為 B 位。 A．組合邏輯電路 23．有一個左移移位寄存器，當(dāng)預(yù)先置入 1011 后，其串行輸入固定接 0，在 4個移位脈沖 CP作用下，四位數(shù)據(jù)的移位過程是（ A ）。 (A)ABCD (B)AB(