【正文】 61. 8— 3線(xiàn)優(yōu)先編碼器（ 74LS148）中， 8 條輸入線(xiàn) 0I ~ 7I 同時(shí)有效時(shí)，優(yōu)先 級(jí)最高為 I7線(xiàn)，則 2Y 1Y 0Y 輸出線(xiàn)的性質(zhì)是（ ） A. 000 B. 010 C. 101 D. 111 62. 七段顯示譯碼器是指（ ）的電路。 A. B=C=1 B. B=C=0 C. A=1， C=0 D. A=0， B=0 64. 時(shí)序邏輯電路中一定是含（ ） A. 觸發(fā)器 B. 組合邏輯電路 C. 移位寄存器 D. 譯碼器 65. 為實(shí)現(xiàn)將 D觸發(fā)器轉(zhuǎn)換為 T觸發(fā)器圖（一）的虛框內(nèi)應(yīng)是（ ） A. 或非門(mén) B. 與非門(mén) C. 異或門(mén) D. 同或門(mén) 66. 用幾個(gè)觸發(fā)器構(gòu)成計(jì)數(shù)器，可得到最大計(jì)數(shù)長(zhǎng)度是（ ） 圖 一 A. n B. 2n C . 2n D. 2n1 67. 用 55S 定時(shí)器構(gòu)成單穩(wěn)態(tài)觸發(fā)器其輸出脈寬為（ ） A、 ； B、 ； C、 ； D、 ； 68 ． 計(jì)數(shù)器可以用于實(shí)現(xiàn)（ 1 ）也可以實(shí)現(xiàn)（ 2 ）。 70. 當(dāng)編碼器 74LS147 的輸入端 I 1 、 I 5 、 I 6 、 I 7 為低電平，其余輸入端為高電平時(shí)，輸出 信號(hào)為（ 4 ）。若要使數(shù)碼管不顯示，應(yīng)給 端加（ 7 ）。 a. 高電平 b. 低電平 72. 施密特觸發(fā)器有（ 9 ）個(gè)穩(wěn)定狀態(tài)，多諧振蕩器有（ 10 ）個(gè)穩(wěn)定狀態(tài)，單穩(wěn) 態(tài)觸發(fā)器有（ 11 ）個(gè)穩(wěn)定狀態(tài)。 觸發(fā)器 觸發(fā)器 39。 a ． 3 b ． 4 c ． 5 d ． 6 75. 在課程設(shè)計(jì)中，我們實(shí)際使用了 2764EPROM 的（ 15 ）根地址線(xiàn)，利用了（ 16 ）個(gè)存儲(chǔ)地址，每個(gè)存儲(chǔ)單元有（ 17 ）位二進(jìn)制信息。 a ．熄滅 b ．點(diǎn)亮 77. 時(shí)序邏輯電路中一定是含（ ）。 3. 能實(shí)現(xiàn)分時(shí)傳送數(shù)據(jù)邏輯功能的是（ ）。 80. 若將 D觸發(fā)器的 D端連在 Q 端上，經(jīng) 100 個(gè)脈沖后，它的次態(tài) Q（ t+100） =0，則現(xiàn)態(tài) Q（ t）應(yīng)為（ ）。 A. 00 B. 01 C. 10 D. 無(wú)法確定 82. 用 74LS138 譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個(gè)（ ） 。 A. 邏輯電路圖 B. 電路的邏輯功能 C. 電路的真值表 D. 邏輯函數(shù)式 84. 七段顯示譯碼器是指（ ）的電路。 A． CY? B. ABCY? C． CABY ?? D． CCBY ?? A. n B. 2n C . 2n D. 2n1 A. A+B B. A+C C. （ A+B）（ A+C） D. B+C 線(xiàn) — 8 線(xiàn)譯碼器是（ ）譯碼器。 89. 組合邏輯電路通常由（ ）組合而成。 時(shí)序邏電路比較，其差別在于后者（ ） A. 沒(méi)有觸發(fā)器 B. 沒(méi)有統(tǒng)一的時(shí)鐘脈沖控制 C .沒(méi)有穩(wěn)定狀態(tài) D. 輸出只與內(nèi)部狀態(tài)有關(guān) DCBAF ?? ，其對(duì)偶函數(shù) F*為（ ）。 95. 用 n個(gè)觸發(fā)器構(gòu)成計(jì)數(shù)器，可得到最大計(jì)數(shù)長(zhǎng)度是（ ）。 A. TTL 與非門(mén) B. 三態(tài)邏輯門(mén) C. 集電極開(kāi)路門(mén) D. CMOS 邏輯門(mén) 96. 下列觸發(fā)器中，沒(méi)有約束條件的是 。 A B C Y A B C Y 0 0 0 0 1 0 0 0 0 0 1 1 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 1 1 1 1 1 8 四選一數(shù)據(jù)選擇器的輸出表達(dá)式 )()()()( 013012020010 AADAADAADAADF ???? 若用該數(shù)據(jù)選擇器實(shí)現(xiàn) 1AF? ,則 D0～ D3 的取值為 ( ). A. 110 ??DD , 032 ??DD B. 030 ??DD , 112 ??DD C. 13210 ???? DDDD D. D0=1， D2=D3=D4=1 A. 不產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn) B. 可能產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn) C. 輸入信號(hào)狀態(tài)改變時(shí) ,可能產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn) A. 延時(shí)與定時(shí) B. 多諧振蕩器 C. 消除噪聲 D. 接口 A． 65 B. [1000001]BCD C. [01100101]BCD D. [1000001]2 A． ? ?? ?DCBA ?? B. ? ?? ?DCBA ?? C. ? ?? ?DCBA ?? D． （ A+B）（ C+D） A. n B. 2n C . 2n D. 2n1 98. 要使 JK觸發(fā)器的輸出 Q從 1變成 0，它的輸入信號(hào) JK 應(yīng)為（ ）。 A. 非門(mén) B. 與非門(mén) C. 或門(mén) D. 或非門(mén) 100. 下列觸發(fā)器中，沒(méi)有約束條件的是 。 A. 將二進(jìn)制代碼轉(zhuǎn)換成 0~9個(gè)數(shù)字 B. 將 BCD 碼轉(zhuǎn)換成七段顯示字形信號(hào) C. 將 0~9 個(gè)數(shù)轉(zhuǎn)換成 BCD 碼 D. 將七段顯示字形信號(hào)轉(zhuǎn)換成 BCD碼 102．欲使 D觸發(fā)器按 Qn+1=Q n工作，應(yīng)使輸入 D= 。 104. 以下電路中可以實(shí)現(xiàn)“線(xiàn)與”功能的有 。 A. TTL 與非門(mén) B. 三態(tài)邏輯門(mén) C. 集電極開(kāi)路門(mén) D. CMOS 邏輯門(mén) 106． CMOS 數(shù)字集成電路與 TTL 數(shù)字集成電路相比突出的優(yōu)點(diǎn)是 。 108. 要使 JK觸發(fā)器的輸出 Q 從 1 變成 0，它的輸入信號(hào) JK 應(yīng)為（ ）。 110. 下列觸發(fā)器中，沒(méi)有約束條件的是 。 A .真值表 112. 邏輯變量的取值１和０可以表示： 。 a）編碼 b） 譯碼 c） 編碼和譯碼 11組合邏輯電路的競(jìng)爭(zhēng)冒險(xiǎn)是指（ ） a）輸入信號(hào)有干擾時(shí)，在輸出端產(chǎn) 生了干擾脈沖 b）輸入信號(hào)狀態(tài)改變時(shí)，輸出端可能出現(xiàn)的 虛假信號(hào) c）輸入信號(hào)不變時(shí)，輸出端可能出現(xiàn)的虛假信號(hào) 11為避免一次變化現(xiàn)象，應(yīng)采用（ ）的觸發(fā)器 a）主從觸發(fā) b）邊沿觸發(fā) c）電平觸發(fā) 1欲構(gòu)成能記最大十進(jìn)制數(shù)為 999 的計(jì)數(shù)器，至少需要（ ）片十進(jìn)制加法計(jì)數(shù)器，或（ ）片 4 位二進(jìn)制加法計(jì)數(shù)器芯片。 a） 3 b） 4 c） 8 12下列說(shuō)法，哪一個(gè)不是邏輯函數(shù)的表示方法（ ）。 （ a） F=A+B+C （ b） F=ABC （ c） F=（ A+B+C） 12組合電路的分析是指（ ）。 a 3線(xiàn)二進(jìn)制 b 三進(jìn)制 c 三 —— 八進(jìn)制 12下列哪種說(shuō)法可以消除組合電路的競(jìng)爭(zhēng)冒險(xiǎn)（ ）。 a 主從型 b JK c RS 和 JK 1 n位二進(jìn)制加法計(jì)數(shù)器有（ ）個(gè)狀態(tài)，最大計(jì)數(shù)值是（ ）。 a 1/2n11 b 1/2n1 c 1/2n 13寄存器在電路組成上的特點(diǎn)是（ ）。 =AB+AC 的對(duì)偶式為（ ）。 觸發(fā)器特征方程為 。 2．完成下列的數(shù)制轉(zhuǎn)換 （ 1）、（ 255） 10=（ ） 2=（ ） 16=（ ） 8421BCD （ 2）、（ 3FF） 16=（ ） 2=（ ） 10=（ ） 8421BCD 3．使用 或非 門(mén)做反相器使用其他輸 入端應(yīng)接 電平 、 異或