【正文】 出。輸出信號電壓可由下式給出： 前端信號處理由于穩(wěn)重傳感器輸出的信號為毫伏級信號，比AD轉(zhuǎn)換器的輸入信號低23個數(shù)量級，故需要設(shè)計一個前置放大器。經(jīng)過方案比較和論證，我們選擇了儀用放大器INA126，構(gòu)成的放大器及去皮電路。 前置放大硬件電路圖圖中，通過調(diào)節(jié)RAD1的阻值來改變放大倍數(shù)。其放大增益為微弱信號Vi1和Vi2被分別放大后從INA126的第6腳輸出。A/D轉(zhuǎn)換器TLC7135的輸入電壓變化范圍是2V～+2V，傳感器的輸出電壓信號在0～20mv左右，因此放大器的放大倍數(shù)在200～300左右，可將R接成100K的電位器。由于TLC7135對高頻干擾不敏感，所以濾波電路主要針對工頻及其低次諧波引入的干擾。因為壓力信號變化十分緩慢，所以濾波電路可以把頻率做得很低。圖中的LM741的輸出端與INA126的地端相連，LM741的2腳與6腳相連構(gòu)成電壓跟隨器，R4與正負(fù)電源相接，通過改變R4的阻值可使VO與 RET之間的壓差變化，從而實現(xiàn)調(diào)零、去皮的功能。 A/D轉(zhuǎn)換電路TLC7135是一種雙積分式4位半單片A/D轉(zhuǎn)換器，其工作原理是將輸入電壓轉(zhuǎn)換成時間（脈沖寬度信號）或頻率I俯沖頻率），再通過定時器（計數(shù)器）獲得數(shù)字信號。其主要性能是：i. 具有高輸入阻抗（109Ω），對被測電路幾乎沒有影響；ii. 具有自動校零和自動判別信號極性；iii. 有超、欠輸出信號；iv. 采用位掃描與BCD碼輸出。A/。由于TLC7135內(nèi)部沒有振蕩器，所以需要外接。但A/D轉(zhuǎn)換器精度與時鐘頻率的漂移無關(guān)。正向積分時間T1和反向積分時間T2按相同比例增加并不影響測量的結(jié)果。ICL7135的時鐘頻率典型值為200kHz最高允許為1200kHz，時鐘頻率越高，轉(zhuǎn)換速度越快。每輸出一位BCD碼的時間為200個時鐘周期，選通脈沖位于數(shù)據(jù)脈沖的中部，如果時鐘頻率太高，則數(shù)據(jù)的接受程序還沒有接受完畢，數(shù)據(jù)就已經(jīng)消失了。考慮到此系統(tǒng)頻率要求不是太高，因此我們?nèi)r鐘頻率250kHz。對于這個時鐘頻率，本設(shè)計由FPGA的50M晶振分頻得到，既減少了硬件電路的設(shè)計，又提高了FPGA的利用率。 A/D轉(zhuǎn)換電路原理圖在設(shè)計中，TLC7135的所需的基準(zhǔn)電源由VCC經(jīng)過三端可調(diào)穩(wěn)壓器LM317穩(wěn)壓后提供，CC9為濾波電容。圖中C2是基準(zhǔn)電容；C4和R9為積分元件；C5為自零電容；R11和C7組成標(biāo)準(zhǔn)的濾波網(wǎng)絡(luò)；RC6和DWDW2組成輸入過壓保護電路；R7為基準(zhǔn)電壓調(diào)節(jié)電位器，可以根據(jù)需要顯示的滿度值選擇基準(zhǔn)電壓的大小，它們的關(guān)系是；滿度值為基準(zhǔn)電壓的兩倍。由于A/D轉(zhuǎn)換器精度與外接的積分電阻、積分電容的精度無關(guān)，故可以降低對元件質(zhì)量的要求。不過積分電容和積分電容的介質(zhì)損耗會影響到A/D轉(zhuǎn)換器的精度，所以應(yīng)采用介質(zhì)損耗較小的聚丙乙烯電容 本設(shè)計以Xilinx公司的SpartanⅡE系列的XC2S100E芯片為控制核心，F(xiàn)PGA最小系統(tǒng)為控制器實現(xiàn)電子稱的各項功能。FPGA器件采用現(xiàn)場可編程單元陣列LCA結(jié)構(gòu)，它由三個可編程基本模塊組成：輸入/輸出模塊IOB陣列、可配置邏輯塊CLB陣列及可編程互連網(wǎng)絡(luò)PI。配置邏輯功能塊CLB的可編程邏輯單元，由分層的通用布線通道（Rouning Channel）連接，同可編程輸入輸出功能塊圍繞來實現(xiàn)，基中CLB提供實現(xiàn)邏輯功能的邏輯單元；IOB提供引腳到內(nèi)部信號線的接口，布線通道則提供CLB和IOB的到連接通道。 設(shè)計使用的FPGA最小系統(tǒng)板由XC2S100E、50MHZ晶振、電源部分、指示部分和開關(guān)組成，電源部分將5V直流經(jīng)過TPS70451轉(zhuǎn)換得到+3。和5V +1。8V的直流電，PROM（XC18V02）是一個掉電存儲器，在掉電時可自動保存數(shù)據(jù)，4個腳雙列插針用于其它外部設(shè)備連接。 系統(tǒng)實現(xiàn)的功能主要通過軟件的編程實現(xiàn)，F(xiàn)PGA內(nèi)部分為四個模塊：數(shù)據(jù)處理模塊、LED和LCD驅(qū)動模塊、I2C通訊模塊和鍵盤控制模塊，各模塊的設(shè)計將在第三章詳細(xì)介紹。 FPGA最小系統(tǒng)插腳原理圖 人機交互界面顯示是否直觀，控制是否方便直接影響收銀員的工作效率和顧客的滿意程度，困此設(shè)計時經(jīng)多方考慮，我們盡可能將顯示界面友好化，將控制鍵盤簡單化。由于FPGA可利用的引腳多，可以控制鍵盤、LCD和LEC。不需要外加鍵盤或顯示控制芯片，從而簡化了外部電路。而且編程難度不大，容易實現(xiàn)。由于電子稱需要設(shè)置單價，這就需要一個設(shè)置鍵和十個數(shù)字鍵，還具有去皮、結(jié)算、確認(rèn)、刪除等功能，總共需設(shè)置16個鍵（包括一個復(fù)位鍵）?？紤]到FPGA負(fù)載電流能力有限，因此按鍵一端均通過10K電阻再與PFGA引腳相連，圖中RELRSL2為10K排阻。 鍵盤電路原理圖（RSLRSL2為排阻） LCD顯示接口電路，其中主要引腳說明如下：4腳為寄存器選擇，5腳為讀寫選擇，6~14腳為數(shù)據(jù)總絲，15腳為片選端，本設(shè)計接VCC使其處于工作狀態(tài)。16腳懸空，17腳為復(fù)位信號輸入端，18腳為LCD負(fù)壓驅(qū)動腳。 液晶顯示接口電路圖 LED數(shù)碼管顯示電路 由于LCD為144*32點陣式液晶，顯示界面有限，本設(shè)計增設(shè)的八位共陽極LED數(shù)碼管能夠顯示商品的重量和商品的總價，使顧客對自己購買的物品一目了然。其顯示的功能主要由軟件的設(shè)計實現(xiàn)，為了節(jié)省系統(tǒng)的資源，本系統(tǒng)采用動態(tài)顯示。動態(tài)顯示原理如下：當(dāng)向LED的段碼數(shù)據(jù)口發(fā)送第一個8位數(shù)據(jù)，這時只有一個數(shù)碼管顯示該數(shù)碼，延時一段時間后可以發(fā)送第二8位數(shù)據(jù)，顯示器分時輪流工作，雖然每次只有一個顯示器顯示，但由于人的視覺暫留現(xiàn)象，我們?nèi)阅芨杏X到所有顯示器都在同時顯示。 ，考慮到FPGA驅(qū)動能力有限,我們采用三極管（9012）驅(qū)動數(shù)碼管，并由74HC138譯碼器控制位碼的選通，只有當(dāng)使能端G1為1，G2A，G2B為0時譯碼器有效，故G1接VCC，G2A，G2B接地，否則所有的輸出被封鎖在高電平上。數(shù)碼管的位碼由FPGA 通過一個低功耗的鎖存器（74HC573）給出。 數(shù)碼管顯示電路連接圖 日歷時鐘電路按發(fā)揮部分的要求，需要顯示購貨日期。最簡單的辦法是在電路中增加了一顆日歷時鐘芯片。系統(tǒng)采用PCF8563完成時鐘設(shè)計，PCF8563是Philips公司推出的一款帶I2C總線，具有極低功耗的多功能時鐘/日歷芯片，它具有四種報警功能和定時功能；內(nèi)部時鐘電路、內(nèi)部振蕩電路、內(nèi)部低電壓檢測以兩線制I2C總線通信方式，不但使用外圍電路簡潔，而且增加了芯片的可靠性。 日歷時鐘電路原理圖圖中，在配置成片內(nèi)振蕩器，VDD與地之間接入1個電容供電維持時鐘芯片。PCF8563與FPGA接口采用3根口線， FPGA通過I2C總線讀取PCF8563的基準(zhǔn)時間。其中SCL為時鐘輸入端，數(shù)據(jù)隨時鐘信號同步輸入器件或從器件輸出； SDA為雙向引腳，用于串行數(shù)據(jù)的輸入輸出。另外值行一提的是，SDA、SCL、INT均為漏極開路，必須加上拉電阻。 系統(tǒng)多個電源，F(xiàn)PGA需要＋5V電源，傳感器需要＋10V以上的線性電源（不能用開關(guān)電源，否則稱重數(shù)據(jù)不穩(wěn)定）。我們采用了三端固定穩(wěn)壓芯片7805和7812為系統(tǒng)提供穩(wěn)定的電源。這個部分由整流電路、濾波電路、穩(wěn)壓電路等組成。圖中D為橋式整流管，CC2為濾波電容，CC4為旁路電容，用以改善負(fù)載的瞬態(tài)響應(yīng)。在這里只給出了＋5V電源電路，+12V電源電路與+5V相似，因此不再畫出。 +5V電源電路圖 其它擴展電路 通訊接口電路一般的商用電子稱都能與上位機（PC機）進行通訊，可以將大量的商品數(shù)據(jù)存于上位機，然后通過串口或并口通訊與電子稱相連，達(dá)到遠(yuǎn)距離控制的目的?；到y(tǒng)采用RS232串口實現(xiàn)該項功能。RS232的邏輯電平用正負(fù)電壓表示，且信號使用負(fù)邏輯，邏輯0的電壓范圍是+5V~+15V，而邏輯1的電壓范圍是5V~ 15V，RS232端口是計算機與其他設(shè)備溝通的最常用的接口，不但操作簡單，而且價格便宜。FPGA的輸入和輸出使用的是5V邏輯電平而不是RS232電壓,如何進行兩種信號的轉(zhuǎn)換，是連接時需要解決的問題，事實上，解決的方法很簡單，只需使用一個MAX232電平轉(zhuǎn)換專用芯片即可。MAX232包含兩個將TTL輸入轉(zhuǎn)換成RS232輸出的驅(qū)動器，還包含兩個將RS232輸入翻譯成CMOS輸出的接收器，這些驅(qū)動器和接收器具有反向的功能。 RS232通訊接口電路 語音電路 語音電路是系統(tǒng)主要擴展功能之一，能夠由語音電路發(fā)出超載、欠量程或商品重量、價格等語音提示。本系統(tǒng)采用的ISD1420語音電路為美國ISD公司出品的優(yōu)質(zhì)單片語音錄放電路，ISD1420由振蕩器、語音存儲單元、前置放大器、自動增益控制電路、抗干擾濾波器、輸出放大器組成，能夠錄放的時間為20秒。一個最小的錄放系統(tǒng)僅由一個麥克風(fēng)、一個喇叭、兩個按鈕、一個電源、。 錄音內(nèi)容存入永久存儲單元，提供零功率信息存儲，這個獨一無二的方法是借助于美國ISD公司的專利——直接模擬存儲技術(shù)（DAST TM）實現(xiàn)的。利用它，語音和音頻信號被直接存儲，以其原本的模擬形式進入EEPROM存儲器。直接模擬存儲允許使用一種單片固體電路方法完成其原本語音的再現(xiàn)。不僅語音質(zhì)量優(yōu)勝，而且具有斷電語音保護功能。 ，除了上一小節(jié)中語音可能用于超載和欠量程提示外，系統(tǒng)還設(shè)計了兩個發(fā)光二極管作為超載和欠量程指示燈，使系統(tǒng)更加完善。當(dāng)系統(tǒng)判斷為超載或欠量程時，F(xiàn)PGA給輸出一個低電平信號KG（超載）或KQ（超載），從而驅(qū)動發(fā)光二極管發(fā)光提示。 報警電路原理圖第三章 系統(tǒng)軟件的設(shè)計 系統(tǒng)采用硬件描述語言VHDL（Very High Speed Integrated Circuit Hardware Description Language）按模塊化方式進行設(shè)計，并將各模塊集成于FPGA芯片中，然后通過Xiliinx ，對設(shè)計文件自動的完成邏輯編譯、綜合及優(yōu)化、邏輯布局布線、邏輯仿真，最后對FPGA芯片進行編程，實現(xiàn)系統(tǒng)的設(shè)計要求。VHDL具有多層次的描述系統(tǒng)硬件功能的能力；支持自頂向下（Top to Down）和基于庫（LibraryBased）的設(shè)計方法；VHDL對設(shè)計的描述具有相對獨立性。因此，設(shè)計者可不必了解硬件結(jié)構(gòu)，從系統(tǒng)設(shè)計入手，在頂層進行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級用VHDL對電路的行為進行描述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的FPGA器件中去，從而實現(xiàn)可編程邏輯器件的專用集成電路（ASIC）設(shè)計。根據(jù)系統(tǒng)的要求,系統(tǒng)的大部分功能都以硬件為基礎(chǔ)，通過VHDL編程實現(xiàn),本設(shè)計軟件實現(xiàn)的主要能如下1) 設(shè)置單價2) 顯示重量、金額和單價3) 顯示日期、時鐘4) 去皮5) 累計6) 匯總7) 語音報警（超載、欠量程） ，該程序流程圖是根據(jù)系統(tǒng)軟件的工作流程得出的，它實際上是各個程序模塊的集合，如程序初始化包括系統(tǒng)分頻、LCD初始化、語音控制模塊初始化等。主程序流程圖給出了系統(tǒng)工作的基本過程，描述了信號的基本流向，起到一個向?qū)У淖饔谩? 系統(tǒng)主程序流程圖 VHDL模塊設(shè)計1． 分頻模塊本設(shè)計所使用的FPGA最小系統(tǒng)的晶振為50MHZ，要把這個頻率的晶振應(yīng)用于實際中，就必須對該頻率做一些處理，簡單地說就是分頻。分頻為我們所需要的固定頻率值再投于應(yīng)用中。比如本系統(tǒng)中TLC7135的時鐘信號clkout1就是對標(biāo)準(zhǔn)clk進行分頻，分頻系統(tǒng)為200。所以clkout1的頻率為：50MHZ5KHZ250KHZClk clkoutReset clkout150M Hz/ 200 = 250KHz也就是說每秒發(fā)出25K個clkout1信號，且占空比為50%。另外分頻模塊還給出一個5KH的頻供其它模塊使用。 分頻模塊原理圖2． I2C通訊模塊I2C總線是一種串行數(shù)據(jù)總線，只有二根信號線，一根是雙向的數(shù)據(jù)線SDA，另一根是時鐘線SCL。目前，支持I2C總線通信協(xié)議的視頻編、解碼芯片大多只支持100Kb/s或400Kb/s的傳輸速度，并且支持兩種地址：①從設(shè)備地址（SCLAVE ADDRESS，8bit），分為讀地址和寫地址，高7位用于選中芯片， 第0位是讀/寫控制位（R/W），決定是對該芯片進行讀或?qū)懖僮鳎虎趦?nèi)部寄存器單元地址（SUBADRRESS，8bit），用于決定對內(nèi)部的哪個寄存器單元進行操作，通常還支持地址單元連續(xù)的多字節(jié)順序讀寫操作。I 設(shè)計的核心工作是對I2C總線命令及時序的狀態(tài)劃分。在控制核內(nèi)共設(shè)置了兩個狀態(tài)機，分別稱為命令狀態(tài)機和時序狀態(tài)機。其中，命令狀態(tài)機用于管理I2C總線上的命令狀態(tài)，并實現(xiàn)I2C總線具體的讀、寫操作的命令狀態(tài)轉(zhuǎn)移過程；時序狀態(tài)機用于實現(xiàn)I2C總線上啟動、停止、讀、寫、確認(rèn)等命令的具體時序關(guān)系。這樣就把控制核從邏輯上分為兩個狀態(tài)機，共同完成最終的總線命令與時序。 I2C程序流程圖如下圖所示。開始結(jié)束發(fā)開始信號寫器件地址寫器件從地址寫寄存器地址寫入初始化數(shù)據(jù)發(fā)結(jié)束信號寫器件地址寫器件從地址重發(fā)開始信號寫器件讀命令讀各個寄存器發(fā)結(jié)束信號發(fā)開始信號寫PCF8563各個寄存器讀PCF8563各個寄存器 時鐘芯片I2C程