【正文】 d_logic_vector(2 downto 0)。 data : in std_logic_vector(31 downto 0)。ponent leddisplay is 數(shù)碼管顯示驅(qū)動 port(clk : in std_logic。 clkout1 : out std_logic )。 reset : in std_logic。end ponent。 lcddata : out std_logic_vector(31 downto 0)。 clkin : in std_logic。ponent munication is PCF8563時鐘芯片模塊 port(scl : out std_logic。 leddata : out std_logic_vector(15 downto 0) )。 bin : in std_logic_vector(3 downto 0)。 reset : in std_logic。end ponent。 codewei : out std_logic_vector(1 downto 0)。 keynum : in std_logic_vector(9 downto 0)。architecture Behavioral of top isponent keyboard is 鍵盤模塊 port(clkin : in std_logic。 數(shù)碼管位選口leddata : out std_logic_vector(7 downto 0) 數(shù)碼管段碼口 )。 工作時置高電平 lcddata : out std_logic_vector(7 downto 0)。 液晶使能口Erst : out std_logic。 液晶輸出控制口RS rw : out std_logic。 PCF8563時鐘芯片SCL sda : inout std_logic。 ICL7135數(shù)據(jù) str : in std_logic。 給ICL7135時鐘信號 din : in std_logic_vector(4 downto 0)。 數(shù)字鍵輸入 key : in std_logic_vector(5 downto 0)。 時鐘輸入 reset : in std_logic。use 。use 。參考文獻(xiàn)1. 潘松，黃繼業(yè)．EDA技術(shù)實用教程．北京：科學(xué)出版社，2002年10月第一版2. 肖景和．?dāng)?shù)字集成電路應(yīng)用精粹．北京：人民郵電出版社，2002年6月第1版3. 陳永甫．電子電路智能化設(shè)計實例與應(yīng)用．北京：電子工業(yè)出版社，2002年8月第1版4. 李輝．ISP系統(tǒng)設(shè)計技術(shù)入門與應(yīng)用．北京：電子工業(yè)出版社，2002年2月第1版5. 曾凡泰，陳美金著．VHDL程序設(shè)計．北京:清華大大學(xué)學(xué)出版社，2001年1月第2版6. 黃智偉．全國大學(xué)生電子設(shè)計競賽訓(xùn)練教程．北京：電子工業(yè)出版式社，2005年1月第1版附錄１ 主要元器件清單作用器件型號個數(shù)封裝放大器INA1261DIP8放大器LM3861DIP8放大器AD7111DIP8AD轉(zhuǎn)換TLC71351DIP16時鐘芯片PCF85631DIP8語音芯片ISD14201DIP28FPGA最小系統(tǒng)SpartanⅡEXC2S100E1DIP40譯碼器74HC1381DIP16I/O擴(kuò)展82551DIP40 鍵盤控制 ZLG7289 1 DIP28 3289電位器 100K 4　　 10K 4　　 100歐 2　　 200歐 2　 晶振 1　　 12M 1　 鎖存器 74HC373 2 DIP20 壓力傳感器 ＬＳ－１稱重傳感器1　 附錄2 印制板圖檢測部分底層印制板圖 (包括前置放大和AD轉(zhuǎn)換部分)檢測部分頂層印制板圖FPGA控制板印制板圖附錄3，程序清單第 33 頁 共 33 頁1頂層文件 Engineer: 徐文卿，藍(lán)仁富，唐正宇 Design Name: 電子稱 Module Name: TOP Project Name: 電子稱 Target Device: Tool versions: Description: 帶時鐘功能，同時顯示商品單價，總價，重量等信息。經(jīng)過幾天的努力實踐，不斷的測試，不斷的改進(jìn)電路或程序，最后完成了設(shè)計。第五章 設(shè)計總結(jié)設(shè)計采用FPGA最小系統(tǒng)為控制核心，實現(xiàn)了一款具有特色的實用電子稱。反復(fù)進(jìn)行直到成功。最后進(jìn)行系統(tǒng)誤差計算。序號名稱型號數(shù)量備注13位半數(shù)字萬用表UNIT 1深圳勝利公司 2直流穩(wěn)壓電源DF1731SC2A 1江蘇揚中電子儀器廠 3信號發(fā)生器GFG8216A1南京無線電儀器廠 4雙蹤示波器YB43651江蘇揚中電子儀器廠5FPGA實驗儀DPFPGA 1廣州致遠(yuǎn)電子有限公司在系統(tǒng)硬件焊接完成及軟件功能仿真、下載成功之后。 電子稱程序設(shè)計頂層映射原理圖第四章 系統(tǒng)測試在系統(tǒng)硬件和軟件都安裝調(diào)試好后，便可以進(jìn)行軟件和硬件的綜合測試，并對測試的誤差進(jìn)行分析。之后是時序仿真（Timing Simulation），其目的是通過時序可以更清楚的了解程序的工作過程，在較復(fù)雜的系統(tǒng)中時序仿真是必不可少的。 程序設(shè)計頂層映射原理 系統(tǒng)的程序設(shè)計是基于VHDL的模塊化設(shè)計，通過ISE工程編輯器（Project navigator）產(chǎn)生原理圖模塊（Create Schematic Symbol）或自動產(chǎn)生頂層映射的原理圖（View RTL Schematic）, 程序清單及仿真 程序清單（見附錄）。鍵盤控制程序的設(shè)計將各按鍵設(shè)置為特定的功能，使用起來十分方便。用FPGA驅(qū)動液晶顯示的原理是對LM3037進(jìn)行控制，通過8位的總線，先對LM3037進(jìn)行配置，即寫入命令，然后輸入要顯示的內(nèi)容，即寫入數(shù)據(jù)。LED譯碼模塊是將數(shù)字量轉(zhuǎn)換為BCD碼來驅(qū)動數(shù)碼管。通過譯碼顯示，使輸出結(jié)果可視化，界面友好化。在進(jìn)行乘法運算得出結(jié)果后，各信息送到LED或LCD譯碼模塊。系統(tǒng)將商品的代號、名稱、單價等信息存于數(shù)據(jù)RAM中，當(dāng)接收到AD轉(zhuǎn)換器的數(shù)據(jù)（電壓信號）后，將其轉(zhuǎn)化為相應(yīng)重量數(shù)據(jù)信號，并將其進(jìn)行乘法運算得到金額，即 金額=重量單價并自動檢測商品是否大于稱重傳感器的量程，如果大于傳感器的量程則向報警電路輸出一個低電平信號BG，使發(fā)光二極管點亮。 I2C程序流程圖如下圖所示。其中，命令狀態(tài)機用于管理I2C總線上的命令狀態(tài)，并實現(xiàn)I2C總線具體的讀、寫操作的命令狀態(tài)轉(zhuǎn)移過程；時序狀態(tài)機用于實現(xiàn)I2C總線上啟動、停止、讀、寫、確認(rèn)等命令的具體時序關(guān)系。I 設(shè)計的核心工作是對I2C總線命令及時序的狀態(tài)劃分。 分頻模塊原理圖2． I2C通訊模塊I2C總線是一種串行數(shù)據(jù)總線，只有二根信號線，一根是雙向的數(shù)據(jù)線SDA，另一根是時鐘線SCL。所以clkout1的頻率為：50MHZ5KHZ250KHZClk clkoutReset clkout150M Hz/ 200 = 250KHz也就是說每秒發(fā)出25K個clkout1信號，且占空比為50%。分頻為我們所需要的固定頻率值再投于應(yīng)用中。主程序流程圖給出了系統(tǒng)工作的基本過程，描述了信號的基本流向，起到一個向?qū)У淖饔?。因此，設(shè)計者可不必了解硬件結(jié)構(gòu)，從系統(tǒng)設(shè)計入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級用VHDL對電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯，然后在系統(tǒng)一級進(jìn)行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的FPGA器件中去，從而實現(xiàn)可編程邏輯器件的專用集成電路（ASIC）設(shè)計。 報警電路原理圖第三章 系統(tǒng)軟件的設(shè)計 系統(tǒng)采用硬件描述語言VHDL（Very High Speed Integrated Circuit Hardware Description Language）按模塊化方式進(jìn)行設(shè)計，并將各模塊集成于FPGA芯片中，然后通過Xiliinx ，對設(shè)計文件自動的完成邏輯編譯、綜合及優(yōu)化、邏輯布局布線、邏輯仿真，最后對FPGA芯片進(jìn)行編程，實現(xiàn)系統(tǒng)的設(shè)計要求。 ，除了上一小節(jié)中語音可能用于超載和欠量程提示外，系統(tǒng)還設(shè)計了兩個發(fā)光二極管作為超載和欠量程指示燈，使系統(tǒng)更加完善。直接模擬存儲允許使用一種單片固體電路方法完成其原本語音的再現(xiàn)。 錄音內(nèi)容存入永久存儲單元，提供零功率信息存儲，這個獨一無二的方法是借助于美國ISD公司的專利——直接模擬存儲技術(shù)（DAST TM）實現(xiàn)的。本系統(tǒng)采用的ISD1420語音電路為美國ISD公司出品的優(yōu)質(zhì)單片語音錄放電路，ISD1420由振蕩器、語音存儲單元、前置放大器、自動增益控制電路、抗干擾濾波器、輸出放大器組成，能夠錄放的時間為20秒。MAX232包含兩個將TTL輸入轉(zhuǎn)換成RS232輸出的驅(qū)動器，還包含兩個將RS232輸入翻譯成CMOS輸出的接收器，這些驅(qū)動器和接收器具有反向的功能。RS232的邏輯電平用正負(fù)電壓表示，且信號使用負(fù)邏輯，邏輯0的電壓范圍是+5V~+15V，而邏輯1的電壓范圍是5V~ 15V，RS232端口是計算機與其他設(shè)備溝通的最常用的接口，不但操作簡單，而且價格便宜。 +5V電源電路圖 其它擴(kuò)展電路 通訊接口電路一般的商用電子稱都能與上位機（PC機）進(jìn)行通訊，可以將大量的商品數(shù)據(jù)存于上位機，然后通過串口或并口通訊與電子稱相連，達(dá)到遠(yuǎn)距離控制的目的。圖中D為橋式整流管，CC2為濾波電容，CC4為旁路電容，用以改善負(fù)載的瞬態(tài)響應(yīng)。我們采用了三端固定穩(wěn)壓芯片7805和7812為系統(tǒng)提供穩(wěn)定的電源。另外值行一提的是，SDA、SCL、INT均為漏極開路，必須加上拉電阻。PCF8563與FPGA接口采用3根口線， FPGA通過I2C總線讀取PCF8563的基準(zhǔn)時間。系統(tǒng)采用PCF8563完成時鐘設(shè)計，PCF8563是Philips公司推出的一款帶I2C總線，具有極低功耗的多功能時鐘/日歷芯片，它具有四種報警功能和定時功能；內(nèi)部時鐘電路、內(nèi)部振蕩電路、內(nèi)部低電壓檢測以兩線制I2C總線通信方式，不但使用外圍電路簡潔，而且增加了芯片的可靠性。 數(shù)碼管顯示電路連接圖 日歷時鐘電路按發(fā)揮部分的要求，需要顯示購貨日期。 ，考慮到FPGA驅(qū)動能力有限,我們采用三極管（9012）驅(qū)動數(shù)碼管，并由74HC138譯碼器控制位碼的選通，只有當(dāng)使能端G1為1，G2A，G2B為0時譯碼器有效，故G1接VCC，G2A，G2B接地，否則所有的輸出被封鎖在高電平上。其顯示的功能主要由軟件的設(shè)計實現(xiàn)，為了節(jié)省系統(tǒng)的資源，本系統(tǒng)采用動態(tài)顯示。16腳懸空，17腳為復(fù)位信號輸入端，18腳為LCD負(fù)壓驅(qū)動腳?？紤]到FPGA負(fù)載電流能力有限，因此按鍵一端均通過10K電阻再與PFGA引腳相連，圖中RELRSL2為10K排阻。而且編程難度不大，容易實現(xiàn)。由于FPGA可利用的引腳多，可以控制鍵盤、LCD和LEC。 系統(tǒng)實現(xiàn)的功能主要通過軟件的編程實現(xiàn)，F(xiàn)PGA內(nèi)部分為四個模塊：數(shù)據(jù)處理模塊、LED和LCD驅(qū)動模塊、I2C通訊模塊和鍵盤控制模塊，各模塊的設(shè)計將在第三章詳細(xì)介紹。和5V +1。配置邏輯功能塊CLB的可編程邏輯單元，由分層的通用布線通道（Rouning Channel）連接，同可編程輸入輸出功能塊圍繞來實現(xiàn)，基中CLB提供實現(xiàn)邏輯功能的邏輯單元；IOB提供引腳到內(nèi)部信號線的接口，布線通道則提供CLB和IOB的到連接通道。不過積分電容和積分電容的介質(zhì)損耗會影響到A/D轉(zhuǎn)換器的精度，所以應(yīng)采用介質(zhì)損耗較小的聚丙乙烯電容 本設(shè)計以Xilinx公司的SpartanⅡE系列的XC2S100E芯片為控制核心，F(xiàn)PGA最小系統(tǒng)為控制器實現(xiàn)電子稱的各項功能。圖中C2是基準(zhǔn)電容；C4和R9為積分元件；C5為自零電容；R11和C7組成標(biāo)準(zhǔn)的濾波網(wǎng)絡(luò)；RC6和DWDW2組成輸入過壓保護(hù)電路；R7為基準(zhǔn)電壓調(diào)節(jié)電位器，可以根據(jù)需要顯示的滿度值選擇基準(zhǔn)電壓的大小，它們的關(guān)系是；滿度值為基準(zhǔn)電壓的兩倍。對于這個時鐘頻率，本設(shè)計由FPGA的50M晶振分頻得到，既減少了硬件電路的設(shè)計，又提高了FPGA的利用率。每輸出一位BCD碼的時間為200個時鐘周期，選通脈沖位于數(shù)據(jù)脈沖的中部，如果時鐘頻率