【正文】 USE 。 ENTITY LX3_1 IS PORT( s2,s1,s0:IN STD_LOGIC d3,d2,d1,d0:IN STD_LOGIC。 d7,d6,d5,d4:IN STD_LOGIC。 Y:OUT STD_ULOGIC )。 END LX3_1。 ARCHITECTURE one OF LX3_1 IS SIGNAL S:STD_LOGIC_VECTOR(2 DOWNTO 0)。 BEGIN s=s2amp。s1amp。s0。 y= d0 WHEN s=”000” ELSE d1 WHEN s=”001” ELSE d2 WHEN s=”010” ELSE d3 WHEN s=”011” ELSE d4 WHEN s=”100” ELSE d5 WHEN s=”101” ELSE d6 WHEN s=”110” ELSE d7。 END one。結果： 答案：8選1數據分配器 ,說明設計電路的功能.ENTITY LX3_2 IS PORT( A:IN BIT _VECTOR(3 DOWNTO 0)。B: BIT _VECTOR (3 DOWNTO 0)。 GT,LT,EQ:OUT BIT)。END LX3_2。ARCHITECTURE one OF IS。(1分) 答案：LX3_2 BEGIN PORCESS( ) (2分) 答案： a,b BEGIN GT=’0’。 LT=’0’。 EQ=’0’。 IF ab THEN GT=’1’。 ELSIF ab THEN LT=’1’。 ELSE EQ=’1’。 END IF。END PROCESS。END one。1. 結果： 答案：4位數據比較器五、閱讀下列VHDL程序，畫出原理圖（RTL級）：LIBRARY IEEE。USE 。ENTITY three IS PORT ( clk,d : IN STD_LOGIC。 dout,e : OUT STD_LOGIC )。END。ARCHITECTURE bhv OF three IS SIGNAL tmp: STD_LOGIC。 BEGIN P1: PROCESS(clk) BEGIN IF rising_edge(clk) THEN Tmp = d。 dout = not tmp。 END IF。 END PROCESS P1。 e = tmp xor d。END bhv。答案：2. 閱讀下列VHDL程序，畫出相應ＲＴＬ圖 （10分）library ieee。use 。entity lfsr isport (clk, clr, d : in std_logic。 mout : out std_logic)。end lfsr。 architecture rtl of lfsr is signal sreg : std_logic。 beginprocess(clk,clr) variable s : std_logic。begin if clr = 39。139。 then s := ’0’。 elsif rising_edge(clk) then s := sreg xor (not d)。end if。sreg = s。end process。 mout = sreg。end rtl。 （三）閱讀程序繪制RTL圖程序清單如下：ENTITY x_or2 IS 頂層實體 PORT (in1,in2:IN BIT。 out1: OUT BIT)。END x_or2。ENTITY not_1 IS PORT(a: IN BIT。 b: OUT BIT)。END not_1。architecture one of not_1 isbegin process(a) begin b =NOT a after 5ns。 延時信號賦值 end process。end one。ENTITY and_2 IS PORT(c,d: IN BIT。 e: OUT BIT)。END and_2。ARCHITECTURE two OF and_2 IS BEGIN PROCESS(c,d) BEGIN e=c AND d AFTER 10ns。 end PROCESS。END two。entity or_2 is port (f,g: in BIT。 h: out BIT )。end or_2。architecture three of or_2 isbegin process(f,g) begin h=f or g after 4ns。 end process。end three。architecture top_x_or2 of x_or2 is 頂層實體的結構體 signal t1,t2,t3,t4: bit。 信號說明ponent not_1 本地元件引用說明 port(a:in bit。b: out bit)。 end ponent。 ponent and_2 port(c,d:in bit。e: out bit)。 end ponent。 ponent or_2 port(f,g:in bit。h: out bit)。 end ponent。 beginu0: not_1 port map(in1,t1)。 元件例化語句u1: not_1 port map(a=in2,b=t2)。u2: and_2 port map(t1,in2,t3)。u3: and_2 port map(c=in1,d=t2,e=t4)。u4: or_2 port map(f=t3, g=t4,h=out1)。 end top_x_or2。答案：六、VHDL程序填空：下面程序是一個16位數控分頻器的VHDL描述，試補充完整LIBRARY IEEE。 USE 。USE ___ ____________。ENTITY PULSE16 IS PORT ( CLK : IN STD_LOGIC。 LOAD : IN STD_LOGIC。 D : IN ___STD_LOGIC_VECTOR(15 DOWNTO 0)。 FOUT : OUT STD_LOGIC )。END。_ ARCHITECTURE __ one OF PULSE16 IS SIGNAL FULL : STD_LOGIC。BEGINP_REG: PROCESS(CLK) Variable__ CNT16 : STD_LOGIC_VECTOR(15 DOWNTO 0)。 BEGIN IF CLK39。EVENT AND CLK = 39。139。 THEN IF ___load=’1’____ THEN LOAD高電平置數 CNT16 := D。 FULL = 39。039。 ELSE IF CNT16 = 1111111111111111 THEN CNT16 := D。 FULL = 39。139。 ELSE CNT16 := t16+’1’_。 計數加1 FULL = 39。039。 END IF。 END IF。 END IF __。 END PROCESS P_REG。P_DIV: PROCESS(__FULL _) 溢出信號為敏感信號 VARIABLE CNT2 : STD_LOGIC。 BEGIN IF ___FULL’event and full=’1’ THEN FULL上升沿判斷 CNT2 := NOT CNT2。 FOUT = CNT2。 END IF。 END PROCESS P_DIV。END。七、VHDL程序改錯：仔細閱讀下列程序，回答問題（一）閱讀下列程序改錯 LIBRARY IEEE。 1USE 。 2ENTITY LED7SEG IS 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 4 CLK : IN STD_LOGIC。 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 6END LED7SEG。 7ARCHITECTURE one OF LED7SEG IS 8 SIGNAL TMP : STD_LOGIC。 9BEGIN 10 SYNC : PROCESS(CLK, A) 11 BEGIN 12 IF CLK39。EVENT AND CLK = 39。139。 THEN 13 TMP = A。 14 END IF。 15 END PROCESS。 1