【正文】 控制引腳與 8088 相同 。 BHEIO10 8086/8088 最小組態(tài)下的總線的形成 1. 8位數(shù)據(jù)總線： 見(jiàn)圖 。 采用 Intel 8286 數(shù)據(jù)收發(fā)器進(jìn)行驅(qū)動(dòng) ， 朝兩個(gè)方向驅(qū)動(dòng)數(shù) 據(jù) ， 發(fā)送時(shí) ， CPU 發(fā)送數(shù)據(jù) ， 接收時(shí) ， CPU 從總線接收數(shù)據(jù) ， 因此稱為三態(tài)雙向緩沖器 ， 芯片有兩個(gè)控制引腳： (1) T 腳：控制數(shù)據(jù)的驅(qū)動(dòng)方向 ， 有效時(shí) ， 向發(fā)送方驅(qū)動(dòng) ， 無(wú)效時(shí) ， 向接收方驅(qū)動(dòng) 。 (2) 腳：控制方向 ， 有效時(shí) ， 允許數(shù)據(jù)輸出 ， 無(wú)效時(shí) ， 輸 出呈高阻 。 數(shù)據(jù)收發(fā)器還有 828 74LS245 等 。 8287 與此同時(shí) 8286 相同 ， 只是兩個(gè)方向上的輸出均為相反； 74LS245 用 DIR 來(lái)標(biāo)識(shí)方向控制 ， 用 G 來(lái)標(biāo)識(shí)輸出控制端 。 2. 20位地址總線： 采用三態(tài)透明鎖存器 8282 進(jìn)行鎖存和驅(qū)動(dòng) ， 地址線 A0－ A A16－ A19 與數(shù)據(jù)線分時(shí)復(fù)用 ， 地址信息只有在 T1 時(shí)出現(xiàn) ， 必須 及時(shí)進(jìn)行鎖存 ， 要對(duì) A0－ A19 進(jìn)行驅(qū)動(dòng) ， 增強(qiáng)負(fù)載能力 ， 采用 3 個(gè) 8282 鎖存器來(lái)鎖存 ， 驅(qū)動(dòng)地址總線 ， 8282 有 8 位輸出輸入 。 OE11 8282兩個(gè)控制端： 見(jiàn)圖 (1) STB：選通控制端 ， 用來(lái)控制數(shù)據(jù)鎖存 。 (2) ：輸出允許控制端 ， 用來(lái)控制數(shù)據(jù)輸出 。 “三態(tài)”：指芯片有三態(tài)輸出能力，輸出允許控制端有效時(shí)，允許數(shù)據(jù)輸出，輸出允許控制端無(wú)效時(shí)，不允許數(shù)據(jù)輸出（輸出引腳呈高阻態(tài)）。 “透明鎖存器”：有效電平控制下（ 8282 是 STB 信號(hào)為高電平有效）輸入信號(hào)可以直達(dá)輸出端。當(dāng)控制無(wú)效時(shí)（ 8282 是 STB 信號(hào)為低電平），數(shù)據(jù)被鎖存。 3. 系統(tǒng)控制信號(hào) : 由 8088 引腳直接提供，如： IO/ 、 、和 。 OEM RD INTA12 8086/8088 最大組態(tài)下的總線的形成 以 IBM－ PC/XT 為例 ， 介紹最大組態(tài)下系統(tǒng)總線的形成 ，見(jiàn) 圖 。 1. 系統(tǒng)地址總線 采用兩個(gè)鎖存器 74LS373 和一個(gè)單向鎖存器 74LS244， 兩個(gè)鎖存器 74LS373， 用于地址 A12－ A19 及 A0－ A7 的鎖存和驅(qū)動(dòng) （ 實(shí)際上 A12－ A15 可不鎖存 ） ,由 8288 輸出的 ALE 進(jìn)行控制 ，單向鎖存器 74LS244， 用于地址 A8－ A11 的鎖存和驅(qū)動(dòng) 。 鎖存器 74LS373 和地址輸出由 DMA 應(yīng)答電路提供的 AENBRD信號(hào)進(jìn)行控制 ( AENBRD 信號(hào) ， 連接到鎖存器74LS37 74LS244的 端 )， 當(dāng) AENBRD信號(hào)有效時(shí) ， 表示DMA 提供的地址有效 ， DMA控制器占用總線 ， 兩種鎖存器輸出呈高阻狀態(tài) ， 不允許 CPU向總線輸出地址 。 OE13 返回本章目錄 2. 系統(tǒng)的數(shù)據(jù)總線： 見(jiàn)圖 。 通過(guò)緩沖器 74LS245 形成與驅(qū)動(dòng) ， 74LS245 由 8288 的控制 信號(hào) DT/R連到 74LS245 的控制端 DIR， 控制數(shù)據(jù)的驅(qū)動(dòng)方向 ， 高電平時(shí)控制 CPU 向總線發(fā)數(shù)據(jù) ， 低電平時(shí)控制 CPU 從總線接 收數(shù)據(jù) ， 8288 的 DEN 端 ， 經(jīng)反向后連接到 74LS245 數(shù)據(jù)輸出控 制端 G， 低電平時(shí)允許向兩個(gè)方向輸出數(shù)據(jù) ， 高電平時(shí)輸出高阻 。 3. 系統(tǒng)的控制總線： 見(jiàn)圖 。 由總線控制器 8288 形成 ， 8088 的輸出引腳 S0－ S2 連接到總 線控制器 8288 的 S0－ S2通過(guò) 8288 的譯碼產(chǎn)生以下的控制信號(hào) 。 “ 命令 ” 信號(hào)： I/O 寫(xiě) 、 I/O讀 ， 存儲(chǔ)器寫(xiě) 、 存儲(chǔ)器讀和中斷 響應(yīng) ， 低電平有效 ， 分別用于讀寫(xiě)操作 、 中斷響應(yīng) ， 形成系統(tǒng)的 控制總線 。 “ 控制 ” 信號(hào)： ALE、 DT/R 和 DEN， 用來(lái)控制系統(tǒng)的地址 和數(shù)據(jù)總線 ， 包括鎖存地址 、 控制數(shù)據(jù)驅(qū)動(dòng)方向 、 允許數(shù)據(jù)從驅(qū) 動(dòng)器輸出 ， 意義與最小組態(tài)下的情況基本相同 ， 唯一不同的是 8288產(chǎn)生的 DEN 高電平有效 。 14 2 . 2 8088 總線時(shí)序 8088 最小組態(tài)下的總線時(shí)序 1. 最小組態(tài)下的寫(xiě)總線時(shí)序： 見(jiàn)圖 。 寫(xiě)總線周期為 CPU 向外設(shè)端口 ， 存儲(chǔ)器寫(xiě)數(shù)據(jù)一次操作 時(shí)序 ， 包含 T1－ T4 4個(gè)機(jī)器周期 ， 當(dāng)外設(shè)存儲(chǔ)器速度慢 于 CPU時(shí) ， 還可在 T T4 之間插入多個(gè) TW 等待周期 。 ( 1 ) T1 狀態(tài) ： CPU 輸出 I/O 地址或存儲(chǔ)器地址 ， 進(jìn)行讀 操作時(shí) ， 引腳 IO/M 指示本次的對(duì)象 ， 低電平時(shí) ， 寫(xiě)到存儲(chǔ)器中 ， 高電平時(shí) ， 寫(xiě)到外設(shè) ， T1時(shí) CPU 10－ 16 腳的 AD7－ AD0、 A8 － A15 復(fù)用線的 35－ 38 腳 A19/S6－ A16/S3 發(fā)出地址 20位信息； 為了鎖存復(fù)用總線上的地址 ， ALE 同時(shí)輸出有效的正脈沖 ， 下 降沿用來(lái)鎖存地址 ， DT/R 輸出高電平 ， 控制數(shù)據(jù)向總線方向驅(qū) 動(dòng) ， CPU 進(jìn)行寫(xiě)操作 。 15 見(jiàn)圖 （ 2） T2 狀態(tài) ：輸出控制信號(hào) : 進(jìn)行寫(xiě)操作時(shí) ， 復(fù)用線 10 － 16 腳 AD7－ AD0 輸出數(shù)據(jù) ， 復(fù)用線 35－ 38 腳 A19/S6－A16/S3 輸出 CPU 狀態(tài) ， A8－ A15 地址信息保持 ， WR 輸出有效電平低電平 ， 外設(shè)或存儲(chǔ)器接收總線上的數(shù)據(jù) ， DEN也輸出有效電平低電平 ， 用來(lái)選通數(shù)據(jù)收發(fā)器對(duì)數(shù)據(jù)進(jìn)行驅(qū)動(dòng) 。 （ 3） T3,、 TW 狀態(tài)： 檢測(cè)數(shù)據(jù)是否能夠完成 ， T3 狀態(tài)時(shí) ，IO/M、 DEN、 WR、 DT/R 繼續(xù)有效 ， 地址信息和數(shù)據(jù)信息繼續(xù)維持 ， CPU 在 T3 的上升沿 ， 測(cè)試 READY 信號(hào) ， 為無(wú)效信號(hào)低電平 ， 表示 CPU 將訪問(wèn)的外設(shè)或存儲(chǔ)器未準(zhǔn)備好 ， CPU 在 T T4 之間插入 TW 等待狀態(tài) ， READY 若為有效信號(hào)高電平 ， 外設(shè)或存儲(chǔ)器已經(jīng)準(zhǔn)備就緒 ， 這里進(jìn)入 T4 狀態(tài) ， 將數(shù)據(jù)寫(xiě)入外設(shè)或存儲(chǔ)器 。 處于 TW 狀態(tài)時(shí) ， 數(shù)據(jù) 、 地址 、 控制信號(hào)延續(xù) T3 狀態(tài) 。 （ 4） T4 狀態(tài)： 完成數(shù)據(jù)寫(xiě)入，轉(zhuǎn)為無(wú)效數(shù)據(jù)寫(xiě)入已經(jīng)完成， CEN 轉(zhuǎn)為無(wú)效，數(shù)據(jù)從總線上撤除，數(shù)據(jù)驅(qū)動(dòng)器停止輸出。 16 2. 最小組態(tài)下的讀總線時(shí)序 : 見(jiàn)圖 。 CPU 從外設(shè)端口 ， 存儲(chǔ)器讀取一次數(shù)據(jù)的操作時(shí)序；包含 T1－ T4 的 4 個(gè)機(jī)器周期 ， ；當(dāng)外設(shè) 、 存儲(chǔ)器的速度慢于 CPU 時(shí) ，還可在 T T4 之間插入多個(gè) TW 等待周期；與寫(xiě)周期主要在 T2 狀態(tài)的不同 。 （ 1） T2 狀態(tài)： A16/S3－ A19 / S6 上的地址信號(hào)撤除 ， 出現(xiàn) S3－S6 信號(hào) ， 數(shù)據(jù)總線呈高阻狀態(tài) ， CPU 不再控制總線；復(fù)用線 AD0－ AD7 輸入外設(shè)或存儲(chǔ)器送來(lái)的數(shù)據(jù) 。 信號(hào)變成有效低電平 ， 選通存儲(chǔ)器或選通外設(shè)端口 ，讀入送來(lái)的數(shù)據(jù) 。 信號(hào)變成有效低電平 ， 選通數(shù)據(jù)收發(fā)器 8286， 通過(guò) DT/ 控制向 CPU 方向驅(qū)動(dòng)數(shù)據(jù) ， 進(jìn)行讀數(shù)據(jù)操作時(shí) ， 系統(tǒng)總線的狀態(tài) ， 由外部數(shù)據(jù)決定 ， T4 前沿對(duì)數(shù)據(jù)總線進(jìn)行采樣；如果外設(shè)或存儲(chǔ)器不能及時(shí)提供數(shù)據(jù) ， 通過(guò) READY 向 CPU 發(fā)無(wú)效信號(hào)低電平 ， 請(qǐng)求等待 ， 此時(shí) ， CPU 在 T T4 之間插入若干 TW。 RDDENM17 見(jiàn)圖 (2) T1 狀態(tài)： IO/ 指示是從外設(shè)讀還是從存儲(chǔ)器讀數(shù)據(jù) 。 10－ 16 腳 AD7－ AD0、 A8－ A1 復(fù)用線 35－ 38 腳 A19/S6－ A16/S3 發(fā)出地址 20 位信息 。 ALE 輸出正的有效脈沖 。 DT/ 輸出低電平 ， 表示 CPU 進(jìn)行寫(xiě)操作 ， 控制數(shù)據(jù) 收發(fā)器向總線方向驅(qū)動(dòng)數(shù)據(jù) 。 (3) T3 狀態(tài)：外設(shè)端口或存儲(chǔ)器已經(jīng)準(zhǔn)備就緒 ， 不需等待 ， 那么外設(shè)或存儲(chǔ)器 ， 將數(shù)據(jù)送到總線上 。 如外設(shè)端口或存儲(chǔ)器 沒(méi)有準(zhǔn)備就緒 ， 向 READY發(fā)一個(gè)低電平 ， CPU 在 T T4 之間 插入若干 TW 來(lái)等待外設(shè)或存儲(chǔ)器 ， 向總線送數(shù)據(jù) 。 測(cè)試 READY， 發(fā)現(xiàn)高電平時(shí) TW 結(jié)束 ， 進(jìn)入