【正文】 port(a:in std_logic_vector(3 downto 0)。 然后，根據(jù)式 ()，就可以得到監(jiān)督位與信息碼之間的對(duì)應(yīng)關(guān)系，使用異或運(yùn)算，即： b(2)=a(3) xor a(2) xor a(1)。 b(1)=a(3) xor a(2) xor a(0)。 b(0)=a(3) xor a(1) xor a(0)。 最后，將算好的監(jiān)督位與原來輸入的信息碼一起輸出，這樣，編碼程序就算完成了。 (7,4)漢明碼的譯碼思路及程序設(shè)計(jì) (7,4)漢明碼的譯碼思路 (7,4)漢明碼的譯碼就是將輸入的七位漢明碼翻譯成四位的信息碼，并且糾正其中可能出現(xiàn)的一個(gè)錯(cuò)誤。 9 由于生成矩陣 G 是已知的，所以根據(jù)式（ ） G = [Ik Q] ，可以得到矩陣 Q 的值 1 1 1 Q = 1 1 0 = PT （ ） 1 0 1 0 1 1 那么 1 1 1 0 P = 1 1 0 1 （ ） 1 0 1 1 而監(jiān)督矩陣 H 與 PT 又存在一定的關(guān)系，即 H =[P Ir] （ ） 那么就可以算出監(jiān)督矩陣 H 的值，即 1 1 1 0 1 0 0 H = 1 1 0 1 0 1 0 （ ） 1 0 1 1 0 0 1 所以 1 1 1 1 1 0 1 0 1 HT = 0 1 1 （ ） 1 0 0 0 1 0 0 0 1 根據(jù)式 ()S = BHT =（ A + E） HT = EHT 可以看出校正子 S 與錯(cuò)誤圖樣 E 之間有確定的線性變換關(guān)系。而 E =[ en1,en2,?,e1,e0 ] ，這樣就可以算出校正子 S 與 (7,4)漢明碼各位之間 的關(guān)系，即 S2 = a2 + a6 + a5 + a4 S1 = a1 + a6 + a5 +a3 （ ） S0 = a0 + a6 + a4 + a3 對(duì)照表 22，就可以確定每一位出錯(cuò)時(shí)，對(duì)應(yīng)的校正子 s2s1s0 的值。 這樣，譯碼問題就迎刃而解了。 10 (7,4)漢明碼的譯碼程序設(shè)計(jì) 根據(jù) (7,4)漢明碼的譯碼原理，首先畫出程序設(shè)計(jì)的流程圖： 圖 譯 碼流程圖 首先，輸入 7 位漢明碼 a6a5a4a3a2a1a0，用以下語(yǔ)句來實(shí)現(xiàn)： port(a:in std_logic_vector(6 downto 0)。 然后，根據(jù)這 7 位碼 a6a5a4a3a2a1a0，計(jì)算校正子 s2s1s0 的值，根據(jù)式（ ）可知校正子 S 與 (7,4)漢明碼各位之間的關(guān)系，即： ss(2):=a(6) xor a(5) xor a(4) xor a(2)。 ss(1):=a(6) xor a(5) xor a(3) xor a(1)。 ss(0):=a(6) xor a(4) xor a(3) xor a(0)。 11 第三，要判定校正子與 0 的關(guān)系，使用 if 語(yǔ)句，若等于 0，則表示沒有錯(cuò)誤；若不為 0，則表示其中有一位出錯(cuò)。根據(jù)表 22，可以得到校正子 S 與錯(cuò)誤圖樣 E 之間的關(guān)系，才用case 語(yǔ)句，編寫程序如下： when 001 =bb(0):= not bb(0)。c=000。 when 010 =bb(1):= not bb(1)。c=001。 when 100 =bb(2):=not bb(2)。c=010。 when 011 =bb(3):=not bb(3)。c=011。 when 101 =bb(4):=not bb(4)。c=100。 when 110 =bb(5):=not bb(5)。c=101。 when 111 =bb(6):=not bb(6)。c=110。 上述程序中， bb 是變量，存放的是輸入 7 位漢明碼 a6a5a4a3a2a1a0， 當(dāng) S=001，時(shí)，表示 a0 出錯(cuò)，則只需將這一位的值取反，然后再送給輸出。 a a aa a a6 出錯(cuò)的原理也是一樣的。 最后，將沒有錯(cuò)誤的 (7,4)漢明碼或已經(jīng)糾正 1 個(gè)錯(cuò)誤的 (7,4)漢明碼輸出，這樣譯碼程序就完成了。 為了方便閱讀波形，加入輸出了校正子 S 和錯(cuò)誤位數(shù) C。若第 0 位（ a0）出錯(cuò)，則 C 輸出 0，依次類推；若無錯(cuò)，則輸出 7。 第 4 章 編譯程序的調(diào)試與分析 (7,4)漢明碼的編碼程序調(diào)試與分析 (7,4)漢明碼的編碼程序的編譯 按照上述編碼程序的編寫思路，編寫好程序，點(diǎn)擊，進(jìn)行編譯，出現(xiàn)一些錯(cuò)誤，如下： Error 1: VHDL error at (3): object std_logic_vector is used but not declared Error 2: VHDL error at (7): entity bm is used but not declared Error 1 表明在使用 std_logic_vector時(shí)，沒有打開可以使用這個(gè)函數(shù)的庫(kù)，應(yīng)該在程序的最前面加上如下語(yǔ)句： library ieee。 use 。 Error 2 表明程序中的文件名與保存時(shí)的文件名不一致，兩者應(yīng)該相同。 排除上述錯(cuò)誤后，就可以進(jìn)行 波形仿真了。 (7,4)漢明碼的編碼程序的仿真分析 建好波形文件，設(shè)置好輸入信息碼 a3a2a1a0 的初始值，點(diǎn)擊，進(jìn)行波形仿真 ,出現(xiàn)如下波形： 12 圖 (7,4)漢明碼的編碼仿真波形 從波形中，可以看出輸入信息 0000～ 1111，對(duì)應(yīng)的編碼情況。對(duì)照表 21 ，可以確定 (7,4)漢明碼的編碼程序完全正確，編碼成功。 (7,4)漢明碼的編譯碼程序分析及調(diào)試 (7,4)漢明碼的譯碼程序的編譯 按照上述譯碼程序的編寫思路，編寫好程序，點(diǎn)擊，進(jìn)行編譯，出現(xiàn)一些錯(cuò)誤 ，如下： Error 1: VHDL syntax error at (12) near text variable。 expecting end, or (, or an identifier (variable is a reserved keyword), or a sequential statement, Error 2: VHDL Case Statement error at (19): Case Statement choices must cover all possible values of expression Error 1 表明 variable變量定義的位置有誤。變量的定義一定要放在 process(a)之后，begin 之前。 Error 2 表明 case 語(yǔ)句使用有誤。使用 case 語(yǔ)句時(shí)，必須列出它的所有可能值，或者列出部分值，然后使用 when others =語(yǔ)句即可。 改正上述錯(cuò)誤，就可以對(duì)其進(jìn)行波形仿真了。 (7,4)漢明碼的譯碼程序的仿真分析 建好波形文件，設(shè)置好輸入 (7,4)漢明碼 a6a5a4a3a2a1a0 的初始 值，點(diǎn)擊，進(jìn)行波形仿真 , 出現(xiàn)如下波形： 圖 (7,4)漢明碼的譯碼仿真波形 1 由于設(shè)置的分別是 a0、 a a a a a a6 出錯(cuò)，從波形上就可以清楚的看出該程序存在一定的問題，雖然沒有語(yǔ)法錯(cuò)誤，但存在著邏輯錯(cuò)誤。 由波形可知： a0 出錯(cuò)時(shí)的校正子 S 為 100， a1 出錯(cuò)時(shí)的校正子 S 為 010， a2 出錯(cuò)時(shí)的校正子 S 為 001， a3 出錯(cuò)時(shí)的校正子 S 為 110， a4 出錯(cuò)時(shí)的校正子 S 為 101， a5 出錯(cuò)時(shí)的校正子 S 為 011， a6 出錯(cuò)時(shí)的校正子 S 為 111。 13 而根據(jù)表 22 可知： a0 出錯(cuò)時(shí)的校正子 S 為 100， a1 出錯(cuò)時(shí)的校正子 S 為 010， a2 出錯(cuò)時(shí)的校正子 S 為 100， a3 出錯(cuò)時(shí)的校正子 S 為 011， a4 出錯(cuò)時(shí)的校正子 S 為 101， a5 出錯(cuò)時(shí)的校正子 S 為 110， a6 出錯(cuò)時(shí)的校正子 S 為 111。 由此可以推斷是校正子 S 的高低位搞錯(cuò)了，仔細(xì)查看程序，發(fā)現(xiàn)的確是這個(gè)問題，改正后，編譯仿真的以下波形： 圖 (7,4)漢明碼的譯碼仿真波形 2 對(duì)照表 22，仔細(xì)觀察波形，可以確定波形沒有問題，這樣， (7,4)漢明碼的譯碼程序就完全正確了，譯碼成功。 參考文獻(xiàn) [1] 辛春艷 .VHDL 硬件描述語(yǔ)言 [M].北京 ：國(guó)防工業(yè)出版社， 2021． [2] 侯伯亨，顧新 .VHDL 硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì) [M].西安：西安電子科技大學(xué)出版社， 2021。 [3] 金西． VHDL 與復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì) [M]．西安：西安電子科技大學(xué)出版社， 2021. 體會(huì)與建議 為期一周的課程設(shè)計(jì)就這么結(jié)束了，忙碌而又辛勞，但是卻讓我學(xué)到了許多東西，為不久的將來走上工作崗位打下了一定的基礎(chǔ)。 一開始老師給我們布置了題目 —— (7,4)漢明碼的編解碼器的設(shè)計(jì)。拿到題目，我們非常著急，以為這個(gè)題目很難，象一只沒頭的蒼蠅，我們開始亂鉆，最后， 一頭扎進(jìn)了圖書館，借了好幾本書。來仔細(xì)的翻看了通信原理的書和筆記，對(duì) (7,4)漢明碼的一些基本概念有了進(jìn)一步的會(huì)議。突然發(fā)現(xiàn)這個(gè)課題其實(shí)一點(diǎn)也不難，一點(diǎn)技術(shù)含量都沒有，似乎一個(gè)人也可以完成的。仔細(xì)閱讀了 (7,4)漢明碼的原理以后，我就開始構(gòu)思程序的編寫，準(zhǔn)備畫流程圖。其實(shí)編譯碼的思路非常清晰，流程圖很快就畫好了。接下來就是程序的編寫，由于好久沒有使用 VHDL 語(yǔ)言，有好多語(yǔ)句都遺忘了，于是翻出以前 EDA 的書和筆記，認(rèn)真的看了幾遍，對(duì)一些語(yǔ)句的用法和使用時(shí)的注意事項(xiàng)有了一個(gè)大概的了解。然后就開始編程序。編碼程序 比較簡(jiǎn)單，只有十幾行，僅半個(gè)小時(shí)，編碼程序就編好了，并且運(yùn)行正確了，是 14 心里就踏實(shí)了很多。接下來的譯碼程序也比較簡(jiǎn)單，半小時(shí)就編好了程序，但是卻遇到了一個(gè)問題 —— 編譯沒有錯(cuò)誤，但是仿真波形卻不對(duì)，很郁悶，很疑惑，找了半天也沒有發(fā)現(xiàn)問題。后來仔細(xì)的觀察了仿真波形，才發(fā)現(xiàn)問題所在 —— 校正子的高低位弄錯(cuò)了。 一周的課程設(shè)計(jì)結(jié)束了，讓我收益頗豐。通過這次的課程設(shè)計(jì)，我對(duì) VHDL 語(yǔ)言有了新的認(rèn)識(shí)，掌握了用 VHDL 語(yǔ)言編程的方法，并且能夠熟練的運(yùn)用它去編寫各種各樣的程序，它為以后能夠從事這方面的工作提供了一定的基礎(chǔ)。在掌 握 VHDL 語(yǔ)言的基礎(chǔ)上，進(jìn)一步理解了(7,4)漢明碼的編解碼原理以及一些重要的公式。 最后，我想提一點(diǎn)建議，希望老師以后可以盡可能的讓我們一人一組。題目雖然有些難度，但是可以更好的鍛煉自己，充分發(fā)揮個(gè)人潛能，同時(shí)也杜絕了一些同學(xué)光看別人做，等著別人的成果，到時(shí)再熟悉程序就可以蒙混過關(guān)的現(xiàn)象。 附 錄 (7,4)漢明碼的編碼程序： library ieee。 use 。 entity bm is port(a:in std_logic_vector(3 downto 0)。 b ut std_logic_vector(6 downto 0))。 end 。 architecture one of bm is begin b(6)=a(3)。 b(5)=a(2)。 b(4)=a(1)。 b(3)=a(0)。 b(2)=a(3) xor a(2) xor a(1)。 b(1)=a(3) xor a(2) xor a(0)。 b(0)=a(3) xor a(1) xor a(0)。 end。 (7,4)漢明碼的譯碼程序： library ieee。 use 。 entity ym is port(a:in std_logic_vector(6 downto 0)。 15 s ut std_logic_vector(2 downto 0)。 b ut std_logic_vector(3 downto 0)。 c ut std_logic_vector(2 downto 0))。 end 。 architecture one of ym is begi