【總結(jié)】大慶師范學(xué)院本科畢業(yè)論文(設(shè)計(jì))I摘要搶答器作為一種電子產(chǎn)品,早已廣泛應(yīng)用于各種智力和知識競賽場合,是競賽問答中一種常用的必備裝置,從原理上講,它是一種典型的數(shù)字電路,電路結(jié)構(gòu)形式多種多樣,可以利用簡單與非門構(gòu)成,也可以利用觸發(fā)器構(gòu)成,也可以利用單片機(jī)來完成。本設(shè)計(jì)是基于VHDL語言控制的八路搶答器,通過分析搶答器的工作原理,設(shè)計(jì)包括搶答程
2025-05-07 19:23
【總結(jié)】1數(shù)字時(shí)鐘設(shè)計(jì)(1)能顯示周、時(shí)、分、秒,精確到(2)可自行設(shè)置時(shí)間(3)可設(shè)置鬧鈴,并且對鬧鈴時(shí)間長短可控制(1)根據(jù)題目要求可分解為正常計(jì)時(shí)、時(shí)間設(shè)置和鬧鈴設(shè)置三大模塊(2)正常計(jì)時(shí)模塊可分解為周、時(shí)、分、秒等子模塊(3)時(shí)間設(shè)置模塊分別進(jìn)行秒置數(shù)、分置數(shù)、時(shí)置
2025-05-07 19:10
【總結(jié)】1NANHUAUniversity電子技術(shù)課程設(shè)計(jì)題目基于VHDL的電子鐘的設(shè)計(jì)學(xué)院名稱電氣工程學(xué)院指導(dǎo)教師職稱班
2025-05-07 19:16
【總結(jié)】1基于VHDL的16位CPU設(shè)計(jì)一.設(shè)計(jì)要求:①完成一個16位CPU的頂層系統(tǒng)設(shè)計(jì);完成其指令系統(tǒng)的規(guī)劃。②完成所有模塊的VHDL設(shè)計(jì)。③采用QuartusII完成所有模塊及頂層的仿真。④采用DE2FPGA系統(tǒng)完成整體CPU系統(tǒng)的驗(yàn)證。二.CPU的概念CPU即中央處理單元的英文縮寫,它是計(jì)
【總結(jié)】1EDA課程設(shè)計(jì)報(bào)告題目:簡易信號發(fā)生器姓名:XXX班級:10級通信一班學(xué)號:XXXXXXXXXXXX同組人:XXX指導(dǎo)老師:鄭亞民、董曉舟2目錄
2025-05-07 19:07
【總結(jié)】1安徽工業(yè)經(jīng)濟(jì)職業(yè)技術(shù)學(xué)院畢業(yè)論文(設(shè)計(jì))題目:基于EDA數(shù)字鐘的設(shè)計(jì)系別:電子信息技術(shù)系專業(yè):電子信息工程學(xué)號:202154444班級:51044學(xué)生姓名:王忠正指導(dǎo)教師:王俊二〇一二年四月八日
2025-05-07 20:31
【總結(jié)】1數(shù)字系統(tǒng)設(shè)計(jì)與硬件描述語言期末考試作業(yè)題目:多功能電子秒表設(shè)計(jì)學(xué)院:電子信息工程學(xué)院專業(yè):電子信息工程學(xué)號:3009204308姓名:張嘉男
2025-05-07 19:02
【總結(jié)】沈陽理工大學(xué)學(xué)士學(xué)位論文I摘要VHDL(即超高速集成電路硬件描述語言)是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)展起來的一種硬件描述語言,主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口,是電子設(shè)計(jì)自動化(EDA)的關(guān)鍵技術(shù)之一。它采用一種自上而下(top-down)的設(shè)計(jì)方法,即從系統(tǒng)總體要求出發(fā),自上至下地逐步將設(shè)計(jì)內(nèi)容細(xì)化,如劃分為若干
2025-05-07 20:30
【總結(jié)】1創(chuàng)新學(xué)分設(shè)計(jì)說明書創(chuàng)新學(xué)分設(shè)計(jì)題目:基于VHDL的時(shí)分復(fù)接器設(shè)計(jì)學(xué)院名稱:信息工程學(xué)院專業(yè):通信工程班級:090421
2025-05-07 18:57
【總結(jié)】電力電子技術(shù)課程設(shè)計(jì)(論文)題目:基于集成驅(qū)動電路的IGBT驅(qū)動電路設(shè)計(jì)本科生課程設(shè)計(jì)(論文)I課程設(shè)計(jì)(論文)任務(wù)及評語院(系):電氣工程學(xué)院教研室:自動化
2025-06-30 09:36
【總結(jié)】傳感器與測控電路課程設(shè)計(jì)說明書設(shè)計(jì)題目電感式(螺管型)位移傳感器的設(shè)計(jì)學(xué)校湖南科技大學(xué)學(xué)院機(jī)電工程學(xué)院班級07級測控一班學(xué)號0703030116設(shè)計(jì)人李廣
2025-07-21 17:09
【總結(jié)】程控交換原理課程設(shè)計(jì)說明書程控交換機(jī)的用戶電路的設(shè)計(jì)起止日期:2012年12月09日至2012年12月15日學(xué)生姓名朱榛塬班級通信093班學(xué)號09408200325成績指導(dǎo)教師(簽字)計(jì)算機(jī)與通信學(xué)院2012年12月15日課題名稱程控交換機(jī)的用戶電路的設(shè)計(jì)人數(shù)
2025-01-17 00:33
【總結(jié)】程控交換原理課程設(shè)計(jì)說明書程控交換機(jī)的用戶電路的設(shè)計(jì)起止日期:2021年12月09日至2021年12月15日學(xué)生姓名朱榛塬班級通信093班學(xué)號09408202125成績指導(dǎo)教師(簽字)計(jì)算機(jī)與通信學(xué)院202
2025-06-06 23:44
【總結(jié)】1摘要隨著超大規(guī)模集成電路的發(fā)展,隨著計(jì)算機(jī)已經(jīng)深入生活中的每一個領(lǐng)域,人們的生活中已經(jīng)有越來越多的自動化機(jī)器,這些機(jī)器給人類的生活帶來的翻天覆地的變化,提供了巨大無比的方便。于是自動化設(shè)計(jì)技術(shù)應(yīng)運(yùn)而生,其中VHDL自動化設(shè)計(jì)語言是一門非常好用的語言。本設(shè)計(jì)是本著簡單、方便而不乏趣味性和實(shí)用性的原則設(shè)計(jì)出的一個自動樂曲發(fā)生器,是所有能自動播放音樂
2025-05-07 18:56
【總結(jié)】1基于VHDL的數(shù)字電子時(shí)鐘的設(shè)計(jì)目錄基于VHDL的數(shù)字電子時(shí)鐘的設(shè)計(jì)....................................................................................1目錄.............................................
2024-11-17 21:38