【正文】 成功迄今為止最高的自旋穿隧結(jié)磁阻 (SDT)。該公司采用獨(dú)特材料，室溫下在兩個(gè)穩(wěn)定狀態(tài)之間使穿隧磁阻變化超過 70%。 浮柵場(chǎng)效應(yīng)管 非易失存儲(chǔ)器就是利用基于浮柵結(jié)構(gòu)的閃存器。 閃存（ Flash）技術(shù)利用的場(chǎng)效應(yīng)管就是浮柵場(chǎng)效應(yīng)管 FLASH 技術(shù)是采用特殊的浮柵場(chǎng)效應(yīng)管作為存儲(chǔ)單元。這種場(chǎng)效應(yīng)管的結(jié)構(gòu)與普通場(chǎng)管有很大區(qū)別。它具有兩個(gè)柵極，一個(gè)如普通場(chǎng)管柵極一樣，用導(dǎo)線引出，稱為 “選擇柵 ”；另一個(gè)則處于二氧化硅的包圍之中不與任何部分相連，這個(gè)不與任何部分相連的柵極稱為 “浮柵 ”。通常情況下，浮 柵不帶電荷，則場(chǎng)效應(yīng)管處于不導(dǎo)通狀態(tài)，場(chǎng)效應(yīng)管的漏極電平為高，則表示數(shù)據(jù) 1。編程時(shí)，場(chǎng)效應(yīng)管的漏極和選擇柵都加上較高的編程電壓，源極則接地。這樣大量電子從源極流向漏極，形成相當(dāng)大的電流，產(chǎn)生大量熱電子，并從襯底的二氧化硅層俘獲電子，由于電子的密度大，有的電子就到達(dá)了襯底與浮柵之間的二氧化硅層，這時(shí)由于選擇柵加有高電壓，在電場(chǎng)作用下，這些電子又通過二氧化硅層到達(dá)浮柵，并在 6 6 浮柵上形成電子團(tuán)。浮柵上的電子團(tuán)即使在掉電的情況下，仍然會(huì)存留在浮柵上，所以信息能夠長(zhǎng)期保存（通常來(lái)說(shuō)，這個(gè)時(shí)間可達(dá) 10 年）。由于浮柵為負(fù)， 所以選擇柵為正，在存儲(chǔ)器電路中，源極接地，所以相當(dāng)于場(chǎng)效應(yīng)管導(dǎo)通，漏極電平為低，即數(shù)據(jù) 0 被寫入。擦除時(shí)，源極加上較高的編程電壓，選擇柵接地，漏極開路。根據(jù)隧道效應(yīng)和量子力學(xué)的原理，浮柵上的電子將穿過勢(shì)壘到達(dá)源極，浮柵上沒有電子后，就意味著信息被擦除了。 由于熱電子的速度快，所以編程時(shí)間短，并且數(shù)據(jù)保存的效果好，但是耗電量比較大。 7 7 第 2 章 基于 NOR 非易失存儲(chǔ)器 電路設(shè)計(jì) 只讀存儲(chǔ)陣列也可以看做是一種簡(jiǎn)單的組合布爾型網(wǎng)絡(luò)，他對(duì)每個(gè)輸入組合（即每個(gè)地址）都會(huì)產(chǎn)生一個(gè)指定的輸出值。因此，在一個(gè)特定的地址存儲(chǔ)二進(jìn)制信息，可以通過被選行（字線）與被選列（位線）間有無(wú)數(shù)路徑（相當(dāng)于在特定位置有無(wú)元件）來(lái)實(shí)現(xiàn)。接下來(lái)，我們將分析 MOS 陣列的實(shí)現(xiàn)方法?？紤]如圖 21 所示的 8 位 8 位存儲(chǔ)陣列的情況。在此圖中，每一列有一個(gè)偽 nMOS NOR 門構(gòu)成，每個(gè)門都有一些行信號(hào)即字線驅(qū)動(dòng)。 如前面一章 所述，一次僅有一個(gè)字線通過升高電平到 Vdd 而被激活而其他的字線被保持低電平。如果一個(gè)被激活的晶體管位于列和被選行的交點(diǎn)上，那么列的電壓將被晶體管下拉到邏輯低電平。如果交點(diǎn)上沒有激活的晶體管，那么列電壓被 pMOS 負(fù)載器件拉到高電平。這樣，交 點(diǎn)上沒有激活的晶體管時(shí)存儲(chǔ)邏輯 “ 1” ，有激活晶體管時(shí)存儲(chǔ)邏輯 “ 0” 。為了降低靜態(tài)功耗，圖 21 所示的 ROM陣列中的 pMOS 負(fù)載晶體管由一個(gè)周期性預(yù)充電信號(hào)驅(qū)動(dòng)，這樣就構(gòu)成了一個(gè)動(dòng)態(tài) ROM。 圖 21 基于 NOR 的 ROM 陣列示例 8 8 表 21 基于 NOR 的 64 位 ROM 陣列真值表 R1 R2 R3 R4 R5 R6 R7 R8 C1 C2 C3 C4 C5 C6 C7 C8 1 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 1 0 0 0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 0 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 0 0 1 0 0 1 0 0 1 0 1 1 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 1 1 1 0 0 1 1 0 0 在實(shí)際的 ROM 版圖中，陣列在初始制造時(shí)，每個(gè)行與列的交點(diǎn)都有一個(gè)nMOS 管。在最后金屬蒸濺工序中，省略相應(yīng) nMOS 晶體管 漏極、源極或是柵電極的連接就存儲(chǔ)“ 1”。圖 22 所示為在一個(gè) NOR ROM 陣列中， 4 個(gè) nMOS 晶體管形成了有兩條金屬位線和兩條多晶硅字線的交點(diǎn)。為了節(jié)省芯片面積，每連個(gè)相鄰行上的晶體管被排列到一條公共地線上，并且按照 n 型擴(kuò)散來(lái)定路線。為了在特定地址位置存儲(chǔ)一個(gè)“ 0”，相應(yīng)的晶體管漏極必須經(jīng)過金屬擴(kuò)散觸點(diǎn)連到金屬位線。另一方面，如果沒有這個(gè)觸點(diǎn)，就是在單元中存儲(chǔ)了“ 1”。 圖 22 一種 NOR ROM 陣列的版圖示例 9 9 第 3 章 基于 NOR 的非易失存儲(chǔ)器版圖設(shè)計(jì) 集成電路掩模版圖設(shè)計(jì)是實(shí)現(xiàn)集 成電路制造所必不可少的設(shè)計(jì)環(huán)節(jié)，它不僅關(guān)系到集成電路的功能是否正確，而且也會(huì)極大程度地影響集成電路的性能、成本與功能。近年來(lái)迅速發(fā)展的計(jì)算機(jī)、通信、嵌入式或便攜式設(shè)備中集成電路的高性能低功耗運(yùn)行都離不開集成電路掩模版圖的精心設(shè)計(jì)。 集成電路的出現(xiàn)于飛速發(fā)展徹底改變了人類文明和人們?nèi)粘Ｉ畹拿婺俊＜呻娐肥请娮与娐?，但他又不同于一般意義上的電子電路，它把成千上萬(wàn)的電子元件包括晶體管、電阻、電容身甚至電感集成在微小的芯片上，正是這種奇妙的設(shè)計(jì)和制造方式使它為人類的進(jìn)步創(chuàng)造了空前絕后的奇跡，而使這種奇跡變?yōu)楝F(xiàn)實(shí)的 集成電路版圖設(shè)計(jì)。 版圖設(shè)計(jì)是創(chuàng)建工程制圖（網(wǎng)表）的精確的物理描述的過程，而這一物理描述遵守由制造工藝、設(shè)計(jì)流程以及通過仿真顯示為可行的性能要求所帶來(lái)的一系列約束?？偠灾鎴D設(shè)計(jì)需要通曉基礎(chǔ)電學(xué)概念、工藝限制及特性：對(duì)空間和版圖規(guī)劃擁有良好的想象和直覺得能力：能夠?qū)W習(xí)和使用各種各樣的 CAD 工具。 版圖設(shè)計(jì)流程 版圖設(shè)計(jì)的流程由設(shè)計(jì)方法決定。 版圖設(shè)計(jì)的方法可以從不同角度進(jìn)行分類，按自動(dòng)化程度大致可分為三類：全自動(dòng)設(shè)計(jì)、半自動(dòng)設(shè)計(jì)和手工設(shè)計(jì)。 版圖設(shè)計(jì)的流程一般可表述為首先把整個(gè)電路劃分成若干個(gè)模 塊；然后對(duì)版圖進(jìn)行規(guī)劃，確定各個(gè)模塊在芯片中的具體位置；完成各個(gè)模塊的版圖及模塊之間的互連；最后對(duì)版圖進(jìn)行驗(yàn)證。 版圖設(shè)計(jì)規(guī)則 集成電路的制造必然受到工藝技術(shù)水平的限制，受到器件物理參數(shù)的制約，為了保證器件正確工作和提高芯片的成品率，要求設(shè)計(jì)者在版圖設(shè)計(jì)時(shí)遵循一定 10 10 的設(shè)計(jì)規(guī)則，這些設(shè)計(jì)規(guī)則直接由流片廠家提供。 影響設(shè)計(jì)規(guī)則的因素有制造成本、成品率、最小特征尺寸、制造設(shè)備和工藝的成熟度以及集成電路的市場(chǎng)需求等。 設(shè)計(jì)規(guī)則通常有以下兩類： ? 準(zhǔn)則： 把大多數(shù)尺寸（覆蓋，出頭等等）約定為 ? 的倍數(shù) ? 與工藝線所具有的工藝分辨率有關(guān)，線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏差，一般等于柵長(zhǎng)度的一半。優(yōu)點(diǎn)：版圖設(shè)計(jì)獨(dú)立于工藝和實(shí)際尺寸 。 微米準(zhǔn)則： 每個(gè)尺寸之間沒有必然的比例關(guān)系， 提高每一尺寸的合理度；簡(jiǎn)化度不高。目前一般雙極 型 集成電路的研制和生產(chǎn)，通常采用這類設(shè)計(jì)規(guī)則。在這類規(guī)則中，每個(gè)被規(guī)定的尺寸之間，沒有必然的比例關(guān)系。這種方法的好處是各尺寸可相對(duì)獨(dú)立地選擇，可以把每個(gè)尺寸定得更合理，所以電路性能好，芯片尺寸小。缺點(diǎn)是對(duì)于一個(gè)設(shè)計(jì)級(jí)別，就要有一整套數(shù)字，而不能按比例放大、縮小。 下面將主要介紹以微 米為單位的設(shè)計(jì)規(guī)則，主要包括：線寬規(guī)則、間距規(guī)則、交疊規(guī)則、延伸規(guī)則、包圍規(guī)則、最小面積規(guī)則等。 線寬規(guī)則 最小寬度指封閉幾何圖形的內(nèi)邊之間的距離如圖 31 所示 掩膜上定義的幾何圖形的寬度（和長(zhǎng)度）必須大于一個(gè)最小值，該值由光刻和工藝水平?jīng)Q定，例如，若矩形多晶硅的寬度太窄，那么由于制造的偏差的影響，可能會(huì)導(dǎo)致多晶硅斷開或者出現(xiàn)局部大電阻，但是必須注意，無(wú)法控制每一層的厚度。在利用 DRC(設(shè)計(jì)規(guī)則檢查 )對(duì)版圖進(jìn)行幾何規(guī)則檢查時(shí)，對(duì)于寬度低于規(guī)則中指定的最小寬度的幾何圖形，計(jì)算機(jī)將給出錯(cuò)誤提示。 圖 31 寬度定義 間距規(guī)則 11 11 間距指各幾何圖形外邊界之間的距離，如圖 32 所示： 在同一層掩膜層上，各圖形之間的間隔必須大于最小間距，在某些情況下，不同層的掩膜圖形間隔也必須大于最小間距。 圖 32 間距的定義 交疊 規(guī)則 交疊有兩種形式： a)一幾何圖形內(nèi)邊界到另一圖形的內(nèi)邊界長(zhǎng)度 (overlap)，如圖 33(a) b)一幾何圖形外邊界到另一圖形的內(nèi)邊界長(zhǎng)度 (extension)，如圖 33(b) 圖 33 交疊 的定義 如為了保證接觸孔位于多晶硅與第一層 金屬的正方形區(qū)域內(nèi)，應(yīng)使多晶硅與第一層金屬均在接觸孔周圍有足夠的余量。 延伸規(guī)則 某些圖形在與其他圖形的邊緣外還應(yīng)至少延伸一個(gè)最小長(zhǎng)度。例如，為確保晶體管在有源區(qū)邊緣正常工作，多晶硅柵極必須在有源區(qū)以外具有最小延伸。如 12 12 圖 34 最小延伸 除了上面所說(shuō)的最小尺寸外，還要遵循一些最大允許尺寸，例如，為了避免“起波”問題，長(zhǎng)金屬線的最小寬度通常應(yīng)大于段金屬線的最小寬度。 天線效應(yīng) 假設(shè)一個(gè)小尺寸 MOS 管的柵極與具有很大面積的第一層金屬連線接在一起，如圖 35(a)所示，在 刻蝕第一層金屬時(shí)，這片金屬像一根“天線”，收集離子，是其電位升高，因此，在制造工藝中，這個(gè) MOS 管的柵電壓可增大到使柵氧化層擊穿，并且這種擊穿不能恢復(fù)。 任何與柵連接的大片的導(dǎo)電材料，包括多晶硅本身，都可能產(chǎn)生天線效應(yīng)。因此，亞微米 CMOS 工藝通常限制了這種幾何圖形的總面積，從而將柵氧化層被迫壞的可能性減到最小，如果有必要使用大面積的幾何圖形，就必須像一樣，斷開第一層金屬。這樣當(dāng)?shù)谝粚咏饘俦豢涛g時(shí)，大部分面積就沒有與柵極連接。 (a) (b) 圖 35 天線效應(yīng) 版圖驗(yàn)證 版圖驗(yàn)證是指采用專門的軟件工具，對(duì)版圖進(jìn)行幾個(gè)項(xiàng)目的驗(yàn)證。這些驗(yàn)證項(xiàng)目包括版圖是否符合設(shè)計(jì)規(guī)則；版圖有沒有錯(cuò)誤，即它和電路圖是否一致；版 13 13 圖是否存在短路、短路及懸空的節(jié)點(diǎn)。只有經(jīng)歷了這些驗(yàn)證過程且合格的版圖才能放心的用來(lái)制作光刻掩模板，否則，版圖設(shè)計(jì)中的錯(cuò)誤，哪怕是一個(gè)十分微小的錯(cuò)誤都會(huì)使制造的芯片報(bào)廢。 集成電路版圖常規(guī)驗(yàn)證項(xiàng)目包括下列 2 項(xiàng)： DRC（ Design Rule Check）設(shè)計(jì)規(guī)則檢查 設(shè)計(jì)規(guī)則是集成電路版圖各種幾何圖形尺寸的規(guī)范， DRC 是在產(chǎn)生 掩模版圖形之前，按照設(shè)計(jì)規(guī)則對(duì)版圖幾何圖形的寬度、間距及層與層之間的相對(duì)位置（間距和套準(zhǔn)）等進(jìn)行檢查，一確保設(shè)計(jì)的版圖沒有違反預(yù)定的設(shè)計(jì)規(guī)則，能在特定的集成電路制造工藝下流片成功，并且具有較高的成品率。不同的集成電路工藝都具有與之相對(duì)應(yīng)的設(shè)計(jì)規(guī)則，因此設(shè)計(jì)規(guī)則檢查與集成電路的工藝有關(guān)。由于這個(gè)驗(yàn)證的重要性， DRC 稱為版圖驗(yàn)證的必做項(xiàng)目。 LVS(Layout Versus Schematic)版圖和電路圖一致性檢查 LVS 是把設(shè)計(jì)好的版圖和電路圖進(jìn)行對(duì)照和比較，要求兩者達(dá)到完全一致，原則上應(yīng)對(duì)一 下級(jí)方面進(jìn)行驗(yàn)證： 1）所有信號(hào)的電氣連接關(guān)系。包括 輸入、輸出，以及電源信號(hào)與相應(yīng)器件的連接。 2）器件尺寸：晶體管的寬度和長(zhǎng)度，電阻大小，電容大小。 3）識(shí)別未包括在電路圖中的備用組元和信號(hào)，懸空節(jié)點(diǎn)就是一個(gè)實(shí)例。 如果有不符合之處將一報(bào)告形式輸出。 LVS 通常在 DRC 檢查無(wú)誤后進(jìn)行，它是版圖驗(yàn)證必做的另一個(gè)項(xiàng)目。 基于 NOR的非易失版圖實(shí)現(xiàn) 8 位 8位非易失存儲(chǔ)器電路圖 根據(jù)之前規(guī)則畫出電路圖如圖 36 所示： 14 14 圖 36 8 位 8 位非易失存儲(chǔ)器電路圖 8 位 8位非易失存儲(chǔ) 器版圖 根據(jù)規(guī)定規(guī)則，采用 CMOS 工藝做出存儲(chǔ)器版圖如圖 37 所示： 15 15 圖 37 8 位 8 位非易失存儲(chǔ)器版圖 DRC 檢測(cè) 版圖 DRC 結(jié)果如圖 38 所示： 16 16 圖 38 DRC 檢測(cè)結(jié)果 從 DRC 結(jié)果圖可以看出，本次所設(shè)計(jì)的版圖不存在設(shè)計(jì)規(guī)則上的錯(cuò)誤，即版圖設(shè)計(jì)的線寬、包圍和連接上沒有問題，應(yīng)該算是成功的。 17 17 第 4 章 結(jié)論 如上所述，非易失存儲(chǔ)器在保持?jǐn)?shù)據(jù)方面的卓越表現(xiàn)，必將會(huì)帶來(lái)整個(gè)存儲(chǔ)器世界的革新。雖然目前非易失存儲(chǔ)器最先進(jìn)就是閃存， 生產(chǎn)商們正在開發(fā)多種新技術(shù)，以便使閃存 也擁有像 DRAM 和 SDRAM 那樣的高速、低價(jià)、壽命長(zhǎng)等特點(diǎn)。今后，生產(chǎn)聚合物存儲(chǔ)器可能會(huì)變得像印照片一樣簡(jiǎn)單，但今年才剛剛開始對(duì)這種非易失性存儲(chǔ)器的生產(chǎn)工藝進(jìn)行研發(fā)。 PFRAM 的讀寫次數(shù)也有限，并且其讀取也是破壞性的，就像 FRAM 一樣。 版圖設(shè)計(jì)是一個(gè)靠細(xì)心和耐心的過程，首先要對(duì)整個(gè)版圖的設(shè)計(jì)規(guī)則有非常深入的了解，記住最容易犯錯(cuò)的地方。在設(shè)計(jì)電路圖的時(shí)候，就要考慮如何為版圖的設(shè)計(jì)節(jié)省面積，還有對(duì)數(shù)字電路要有廣泛的研究，不能出現(xiàn)明顯的電路失誤。最后就是要對(duì)版圖進(jìn)行一系列的檢查，這樣才能確保版圖的正確性和可用性 。經(jīng)過這次畢業(yè)設(shè)計(jì)我從中學(xué)到很多，或許將來(lái)我會(huì)從事非易失存儲(chǔ)器的研發(fā)工作，那么現(xiàn)在做的研究都是我以后的寶貴的基礎(chǔ)?？傊Ｍ夷馨堰@份設(shè)計(jì)永遠(yuǎn)保留，這也是我大學(xué)或許一生最后一次作業(yè)了，我會(huì)用心做好。 18 18 參考文獻(xiàn) [1] SungMo Kang 著 . CMOS 數(shù)字集成電路 .美國(guó)：電子工業(yè)出版社 .2021 [2] Kang 著 . IC 版圖設(shè)計(jì)通用方法 .美國(guó)：電子工業(yè)出版社 .1996 [3]陸瑞強(qiáng)等著 .集成電路設(shè)計(jì)與布局實(shí)戰(zhàn)指導(dǎo) .中國(guó)：科學(xué)出版社 .2021 [4]朱正涌．半導(dǎo)體集成電路 [M]．北京 ：清華大學(xué)出版社， 2021 [5] 姚均蒲