模擬集成電路設(shè)計(jì)訓(xùn)練報(bào)告-文庫吧
2025-07-23 12:07 本頁面
【正文】 本實(shí)驗(yàn)所采用的 EDA工具是 Cadence。 Cadence 是一個(gè)大型的 EDA 軟件，它幾乎可以完成電子設(shè)計(jì)的方方面面，包括ASIC 設(shè)計(jì)、 FPGA 設(shè)計(jì)和 PCB 板設(shè)計(jì)， Cadence 在仿真、電路圖設(shè)計(jì)、自動(dòng)布局布線、版圖設(shè)計(jì)及驗(yàn)證等方面有著絕對(duì)的優(yōu)勢(shì)。 本實(shí)驗(yàn)中涉及的部分主要是 Cadence cdsSPICE。 Cadence cdsSPICE 是眾多使用SPICE 內(nèi)核的電路模擬軟件之一。 二、 實(shí)驗(yàn)題目 此題是做一個(gè)基于運(yùn)算放大器的振蕩器，下圖是題目提供的初始簡(jiǎn)單原理電路圖。為了實(shí)現(xiàn)保證以及提高電路的功能，在此基礎(chǔ)上，再加上啟動(dòng)電路、偏置電路、遲滯比較器以及 T觸發(fā) 器。 圖（ 1） 模擬集成電路設(shè)計(jì)實(shí)驗(yàn) 4 三、 實(shí)驗(yàn)電路理論推導(dǎo) (一 ) 啟動(dòng)電路 啟動(dòng)電路原理圖 Q端連接著偏置電路，實(shí)際上，偏置電路工作在 零電流 的條件下的可能性很大，除非長(zhǎng)期去預(yù)防措施， 振蕩電路需要 自啟動(dòng) 電路來防止偏置電路停留在零電流狀態(tài)。一旦抵達(dá)想要的工作點(diǎn)，還要求啟動(dòng)電路不能妨礙正常的偏置電路 的 基準(zhǔn)工作點(diǎn) 。只要基準(zhǔn)偏置電路逃離零電流狀態(tài)，會(huì)立即驅(qū)動(dòng)其自身進(jìn)入期望的穩(wěn)定狀態(tài)。在穩(wěn)定狀態(tài)，起動(dòng)電路不影響穩(wěn)定狀態(tài)時(shí)所期望的電流值。 當(dāng) VDD 把電流加在 R1 上面的時(shí)候 ， R1 為 M1帶來導(dǎo)通電壓，一旦 M1 導(dǎo)通， M1的漏極電壓逐漸升高，直至 M2 也導(dǎo)通，此時(shí) M2 為偏置電路帶來電流，當(dāng)電流達(dá)到偏置電路工作點(diǎn)，此時(shí)的 R1和 R2的壓降使得 M2的柵極電壓迅速下降， M1 和 M2 截止，此時(shí)自啟動(dòng)電路不再妨礙正常的偏置電路 的 基準(zhǔn)工作點(diǎn)。 想要達(dá)到以上的過程， R1 和 R2 必須非常大 ，這樣他們的壓降才能使 M2 的柵極電壓幾乎為 0。此外， R1 要比 R2 的阻值大許多 ，這樣才能讓 M1 也截止，整個(gè)自啟動(dòng)電路停止工作。 M1 和 M2 的溝道長(zhǎng)度也不能太短， 防 止溝道調(diào)制效應(yīng)。 模擬集成電路設(shè)計(jì)實(shí)驗(yàn) 5 (二 ) 偏置電路 偏置電路原理圖 此處所用偏置是一個(gè)恒定跨導(dǎo)電路， COMS 管的電流公式如下 ???? = ??2?? ??????? ????(??gs?Vth)2(1 +?? ? ??ds) 首先，如果想要保證 Id1 和 Id2 的電流相等的話，就需要 M1 和 M2 的寬長(zhǎng)比相等，即 (W/L)1=(W/L)2。 其次， M M4 和 RS 將會(huì)決定電流的具體大小，從電路中我們可以得出： ??gs4= ??gs3+ Vrs 且 ??gs = Vth+ √2IdWL ? ?????? ???? 則有 ?????? = (Vth4+ √2IdW4L4 ? ?????? ????) ? (Vth3+ √2IdW3L3 ??????? ????) 所以設(shè)置的 M3 的寬長(zhǎng)比要略大于 M4，即 (W/L)3(W/L)4。 模擬集成電路設(shè)計(jì)實(shí)驗(yàn) 6 需要注意的是，此處的 M3 有襯偏效應(yīng)。襯偏電壓是直接加在源極和襯底之間的反向電壓，它可以使場(chǎng)感應(yīng)結(jié)的耗盡層厚度進(jìn)一步展寬，并引起其中的空間電荷面密度增加，從而導(dǎo)致閾值電壓 Vth 升高 ,而閾值電壓的升高又將進(jìn)一步影響到器件的 Id 及其整個(gè)的性能，例如柵極跨導(dǎo)降低等。 所以 RS 上面的壓降要盡量小，小到可以忽略，最好在 100mv 以下，這樣可以減小襯偏效應(yīng)帶來的影響。 這個(gè)偏置電路的特點(diǎn)是對(duì)溫度的變化的敏感性較低，其一，從上面的公 式可以看出， Vth 被消掉了， Vth 一般隨著溫度的升高減小，所以這個(gè)因素被消掉了；其二，在保證 RS 與溫度變化無關(guān)的條件下，偏置電路的溫度敏感性很低。 (三 ) 振蕩電路 振蕩電路原理圖 模擬集成電路設(shè)計(jì)實(shí)驗(yàn) 7 這是一個(gè)遲滯比較器在實(shí)際應(yīng)用中組成的振蕩器電路。 在實(shí)際的應(yīng)用中，利用電路的遲滯特性可以有效地克服噪聲和干擾的影響。只要噪聲和干擾的大小處在遲滯的寬度之內(nèi)，就不會(huì)引起錯(cuò)誤的階躍。 這個(gè)振蕩電路由一個(gè) RC 滯后移相電路和滯回比較電路組成。 首先分析 RC 滯后移相電路部分，此部分可以簡(jiǎn)化為 以下電路示意圖 RC 振蕩電路的頻率為 f ?? = R3 C2 π RC 振蕩電路的增益為 A(jω ) ??(??) = R1 + jω??0 幅頻特性示意圖如下：
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