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正文內(nèi)容

工程設計ppt40頁)(已改無錯字)

2023-01-16 06:03:06 本頁面
  

【正文】 V ? 3V或 5V邏輯輸出 ? ADC設計流程 ?? 構的確 定 ? 采用上面的所示的結(jié)構后,根據(jù)系統(tǒng)結(jié)構、其 A/D的其他功能及性能要求,所設計的芯片總的結(jié)構框圖如下: 路設計 ?? ? 在采樣保持電路中,其關鍵模塊是運算放大器,經(jīng)過系統(tǒng)分析與仿真,提出了運算放大器的具體要求: ? 該運算放大器的增益大于 70dB ? 功耗小于 20mW ? 輸出電壓的最大擺幅為 3V ? 由于所設計的運算放大器運用于 10位高速 PIPELINE A/D轉(zhuǎn)換 器的采樣電路中,要求其具有良好的線性和很高的速度,并 且是單電源工作,但普通的單級 CMOS運算放大器的增益都 不能滿足要求,所以在設計中選用伸縮式級聯(lián)結(jié)構高速高增 益全差分運放,其主體電路如圖所示: ?
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