eda課程設(shè)計(jì)82159先進(jìn)先出fifo資料緩沖器(已改無錯(cuò)字)
2022-07-27 07:13:42 本頁面
【正文】 緩存器硬件測試 按照軟件用法中的步驟將程序?qū)雽?shí)驗(yàn)箱上，接通電源，用按鍵來控制它的脈沖輸入，用撥碼開關(guān)來控制它的輸入序列，用發(fā)光二極管作為它的輸出，以觀察燈的的變化來觀察FIFO的輸出。在調(diào)試過程中出現(xiàn)了部分問題，由于輸入的管腳比較多，也用了很多撥碼開關(guān)，在設(shè)置時(shí)，要小心區(qū)分。5 心得體會(huì)通過這次的課設(shè)，我認(rèn)識到了QuartusⅡ軟件的功能非常強(qiáng)大，對于很多關(guān)于數(shù)電方面的元器件都可以用它來實(shí)現(xiàn)，這使得我們在使用的時(shí)候非常方便及多變。我也熟悉了QuartusⅡ的工作環(huán)境，可以很熟練的對QuartusⅡ進(jìn)行常規(guī)的操作，快速進(jìn)行程序編輯和仿真。本文次課設(shè)利用QuartusⅡ設(shè)計(jì)FIFO先進(jìn)先出緩存器，方法簡單、快捷。在本次的課程設(shè)計(jì)中，由于沒有完全讀懂課設(shè)要求，導(dǎo)致設(shè)計(jì)出來的FIFO的功能沒有完全達(dá)到要求，使我對自己的學(xué)習(xí)態(tài)度有了反思。讀課設(shè)要求，寫程序，直到完成硬件調(diào)試都需要認(rèn)真對待，每一步都不能放松，否則都可能導(dǎo)致整個(gè)設(shè)計(jì)失敗。參 考 文 獻(xiàn)[1] 張亦華,延明,：北京郵電大學(xué)出版社,2003[2] 陳小毛，胡機(jī)秀．新編數(shù)字電路與EDA技術(shù)．北京：國防工業(yè)出版社，2008．[3] ．北京：電子工業(yè)出版社，2009．[4] 宋嘉玉，孫麗霞．EDA實(shí)用技術(shù)．北京：人民郵電出版社，2006. [5] 齊洪喜，陸穎．VHDL電路設(shè)計(jì)實(shí)用技術(shù)．北京：清華大學(xué)出版社，2004.附 錄FIFIO的程序library ieee。use 。use 。entity keshe isport( clk，ready，writey，readit，rdptclr，wrptclr: in std_logic。 data_out:out std_logic_vector(8 downto 0)。 data_in: in std_logic_vector(8 downto 0))。end。architecture arh of keshe is ponent nclk port( clk: in std_logic。 clk1: buffer std_logic)。end ponent。ponent anjian port( clk: in std_logic。 d: in std_logic_vector(0 to 4)。 q: out std_logic_vector(0 to 4))。end ponent。ponent cpu port( q:std_logic_vector(0 to 4)。 data_out:out std_logic_vector(8 downto 0)。 data_in: in std_logic_vector(8 downto 0))。end ponent。signal q1:std_logic_vector(0 to 4)。signal c1:std_logic。begin a1:nclk port map(clk=clk,clk1=c1)。 a2:anjian port map(clk=c1,d(0)=ready,d(1)=writey,d(2)=rdptclr,d(3)=wrptclr,d(4)=readit,q=q1)。 a3:cpu port map(q=q1,data_out=data_out,data_in=data_in)。end 。 cpu程序：library ieee。use 。use 。entity cpu isport( q:std_logic_vector(0 to 4)。 data_out:out std_logic_vector(8 downto 0)。 data_in: in std_logic_vector(8 downto 0) )。end。architecture arh of cpu is signal rdinc:integer range 0 to 7。 signa
數(shù)學(xué)相關(guān)推薦
鄂ICP備17016276號-1