eda課程設(shè)計(jì)82159先進(jìn)先出fifo資料緩沖器(參考版)
2025-07-02 07:13本頁(yè)面
【正文】 本科生課程設(shè)計(jì)成績(jī)?cè)u(píng)定表姓 名 性 別 專業(yè)、班級(jí) 課程設(shè)計(jì)題目： 89先進(jìn)先出（FIFO）緩沖器 課程設(shè)計(jì)答辯或質(zhì)疑記錄： 成績(jī)?cè)u(píng)定依據(jù)：最終評(píng)定成績(jī)（以優(yōu)、良、中、及格、不及格評(píng)定）指導(dǎo)教師簽字：2015年1月23日17。end process。end。 d: in std_logic_vector(0 to 4)。use 。 消抖電路程序：library ieee。end process。 end if。clk1=not clk1。139。beginif clk39。end。entity nclk isport( clk: in std_logic。use 。end 。 end if。 wrinc=wrinc+1。 when 7= data7=data_in。 when 5= data5=data_in。 when 3= data3=data_in。 when 1= data1=data_in。039。 then wrinc=0。p2:process(q) begin if q(3)=39。 end if。039。 end if。 end case。 when 6= data_out=data6。 when 4= data_out=data4。 when 2= data_out=data2。then if rising_edge(q(4))then case rdinc is when 0= data_out=data0。 elsif q(0)=39。139。 signal data0,data1,data2,data3,data4,data5,data6,data7:std_logic_vector(8 downto 0)。architecture arh of cpu is signal rdinc:integer range 0 to 7。 data_in: in std_logic_vector(8 downto 0) )。entity cpu isport( q:std_logic_vector(0 to 4)。use 。end 。 a2:anjian port map(clk=c1,d(0)=ready,d(1)=writey,d(2)=rdptclr,d(3)=wrptclr,d(4)=readit,q=q1)。signal c1:std_logic。end ponent。 data_out:out std_logic_vector(8 downto 0)。end ponent。 d: in std_logic_vector(0 to 4)。end ponent。architecture arh of keshe is ponent nclk port( clk: in std_logic。 data_in: in std_logic_vector(8 downto 0))。entity keshe isport( clk，ready，writey，readit，rdptclr，wrptclr: in std_logic。use 。讀課設(shè)要求，寫程序，直到完成硬件調(diào)試都需要認(rèn)真對(duì)待，每一步都不能放松，否則都可能導(dǎo)致整個(gè)設(shè)計(jì)失敗。本文次課設(shè)利用QuartusⅡ設(shè)計(jì)FIFO先進(jìn)先出緩存器，方法簡(jiǎn)單、快捷。5 心得體會(huì)通過這次的課設(shè)，我認(rèn)識(shí)到了QuartusⅡ軟件的功能非常強(qiáng)大，對(duì)于很多關(guān)于數(shù)電方面的元器件都可以用它來實(shí)現(xiàn)，這使得我們?cè)谑褂玫臅r(shí)候非常方便及多變。： 整體原理圖4 仿真及硬件調(diào)試 緩沖器仿真用前面所描述的方法進(jìn)入仿真界面，：
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