eda課程設計82159先進先出fifo資料緩沖器-wenkub.com
2025-06-26 07:13 本頁面
【正文】 end。 q: out std_logic_vector(0 to 4))。use 。end if。 then if num1=1000000 then num1:=0。architecture arh of nclk is begin process(clk)variable num1:integer range 0 to 1000000。use 。 end process。 end case。 when 4= data4=data_in。then if rising_edge(q(1))then case wrinc is when 0= data0=data_in。139。 then data_out=ZZZZZZZZZ。 rdinc=rdinc+1。 when 5= data_out=data5。 when 1= data_out=data1。 then rdinc=0。 signal wrinc:integer range 0 to 7。 data_out:out std_logic_vector(8 downto 0)。 cpu程序：library ieee。begin a1:nclk port map(clk=clk,clk1=c1)。 data_in: in std_logic_vector(8 downto 0))。 q: out std_logic_vector(0 to 4))。 clk1: buffer std_logic)。 data_out:out std_logic_vector(8 downto 0)。參 考 文 獻[1] 張亦華,延明,：北京郵電大學出版社,2003[2] 陳小毛，胡機秀．新編數字電路與EDA技術．北京：國防工業(yè)出版社，2008．[3] ．北京：電子工業(yè)出版社，2009．[4] 宋嘉玉，孫麗霞．EDA實用技術．北京：人民郵電出版社，2006. [5] 齊洪喜，陸穎．VHDL電路設計實用技術．北京：清華大學出版社，2004.附 錄FIFIO的程序library ieee。我也熟悉了QuartusⅡ的工作環(huán)境，可以很熟練的對QuartusⅡ進行常規(guī)的操作，快速進行程序編輯和仿真。保存原理圖，并將原理圖置為頂層文件。程序中用內部計數器計算到來的脈沖數，脈沖數小于50000時輸出為0，否則輸出為1，同時計到100000時計數器清零。當檢測到按鍵釋放后，也要給5ms~10ms的延時，待后沿抖動消失才能轉入該鍵的處理程序。通常的按鍵在閉合及斷開的瞬間均伴隨有一連串的抖動。readit：控制讀取輸入數據。在需要讀出數據時，打開輸出通道，同時由脈沖控制輸出數據，每輸出一個數據，讀指針加1，準備輸出下一個數據，同時輸出數據以輸入數據的個數為頂限。 先入先出緩存器這是整個設計的核心模塊，其輸入輸出端口設置如下：ready：控制輸出通道，當其為‘1’時，輸出通道打開，可以進行讀操作。 設計思想 在緩沖器內部定義一個89的存儲空間用于暫存數據。在空的狀態(tài)下不能進行讀操作。在時鐘沿來臨時同時發(fā)生讀寫操作。 寫指針：指向下一個要寫入的地址的，寫完自動加1?！ ∽x時鐘：讀操作所遵循的時鐘，在每個時鐘沿來臨時讀數據。而對于寫速度慢于讀速度的應用，F(xiàn)IFO的深度要根據讀出的數據結構和讀出數據的由那些具體的要求來確定。 FIFO的參數 FIFO的寬度：也就是英文資料里?？吹降腡HE WIDTH，它只的是FIFO一次讀寫操作的數據位，就像MCU有8位和16位，ARM 32位等等，F(xiàn)IFO的寬度在單片成品IC中是固定的，也有可選擇的，如果用FPGA自己實現(xiàn)一個FIFO，其數據位，也就是寬度是可以自己定義的。由于微電子技術的飛速發(fā)展，新一代FIFO芯片容量越來越大，體積越來越小，價格越來越便宜。data_in是將被載入到一個寄存器的數。 根據設計要求，完成對89先進先出（FIFO）緩沖器的設計。高速發(fā)展的
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