【正文】 ilog 私有 性，妨礙了使用者之間的交流與共享，為與 vHDL 語言競(jìng)爭(zhēng)， 1990 年， Cadenee 公司決定公開 verilogHDL 語一言。采用 Verilog 語言設(shè)計(jì)的優(yōu)點(diǎn)有以下幾點(diǎn) : (l)作為一種通用的硬件描述語言， Verilog 易學(xué)易用，因?yàn)樵谡Z法上它與 C 語一言非常類似，有 C 語言編程經(jīng)驗(yàn)的人很容易發(fā)現(xiàn)這一點(diǎn)。 verilog 語言中提供開關(guān)級(jí)、門級(jí)、 RTL 級(jí)和行為級(jí)支持，一個(gè)設(shè)計(jì)可以先用行為級(jí)語法描述它的算法，仿真通過后，再用 RTL 級(jí)描述，得到可綜合的代碼。 (4)所有的后端生產(chǎn)廠商都提供 verilog 的庫支持，這樣在制造芯片時(shí)，可以有更多的選擇。 (6)VerilogHDL 語言的描述能力可以通過使用編程語言 接口 (PLI)機(jī)制進(jìn)一步擴(kuò)展。 (7)Verilog 語言對(duì)仿真提供強(qiáng)大的支持，雖然現(xiàn)在出現(xiàn)了專門的用于驗(yàn)證的語言，但用verilog 語言直接對(duì)設(shè)計(jì)進(jìn)行測(cè)試任然是大部分工程師的首選。下圖 13 所示為 FPGA 開發(fā)流程圖。 他作為 Matlab 的一個(gè)Simulink 工具箱，使得用 FPGA 設(shè)計(jì) DSP 系統(tǒng)完全通過 Simulink 的圖形化界面進(jìn)行建模、系統(tǒng)級(jí)仿真，設(shè)計(jì)模型可直接向 VHDL 硬件描述語言轉(zhuǎn)換，并自動(dòng)調(diào)用 QuartusⅡ 等 EDA設(shè)計(jì)軟件，完成綜合、網(wǎng)表生成以及器件適配乃至 FPGA 的配置下載，使得系統(tǒng)描述與硬件實(shí)現(xiàn)有機(jī)的融合為一體，充分體現(xiàn)了現(xiàn)代電子技術(shù)自動(dòng)化開發(fā)的特點(diǎn)與優(yōu)勢(shì)。 在 DSP Builder 的 Blockset 中，含有 Simulink 工具箱中常用的模型，不同的是它可以實(shí)現(xiàn)在 FPGA 芯片上的布局布線。在 MATLAB 中，原理圖以后綴名 mdl 文件保存，在電路圖設(shè)計(jì)好后，用戶便可以通過 SignalCompiler 生成 VHDL 文件和 TCL 腳本文件 或者直接生成 QuartusII文件。利用 Simulink 的圖形化仿真、分析功能，分析此設(shè)計(jì)模型的正確性，完成模型仿真。 (2)設(shè)計(jì)流程的第二步 ： 通過 SignalCompiler 把 Simulink 的模型文件轉(zhuǎn)化為硬件描述語言文件，以供其它的EDA（ Quartus II、 ModelSim 等）軟件處理，這些軟件不能直接處 理 Matlab/Simulink 產(chǎn)生的模型文件，那么 DSP Builder 中的 SignalCompiler 模塊用于完成模型文件到硬件描述語言文件的轉(zhuǎn)換，轉(zhuǎn)換之后的 HDL 文件是 RTL 級(jí)（寄存器傳輸級(jí)，即可綜合的格式）。用戶也可以利用第二步產(chǎn)生的 VHDL 文件使用其它的仿真工具軟件手動(dòng)地進(jìn)行仿真。 第三步和第四步可以不分先后。 經(jīng)過測(cè)試、驗(yàn)證的設(shè)計(jì)可以單獨(dú)執(zhí)行相應(yīng)的 DSP 功能。 DSPBulider 設(shè)計(jì) DDS 信號(hào)發(fā)生模塊 利用 DSP Builder 工具設(shè)計(jì)的 DDS 信號(hào)產(chǎn)生模塊原理圖如下圖所示： 15 圖 3 相位累加器 圖 4 信號(hào)查找表 在 Matlab 中使用 DSPBulider 構(gòu)建 DDS 信號(hào)發(fā)生模塊，并利用其提供的功能 生成硬件描述語言模塊 ，在后期的設(shè)計(jì)中使用 ， 如下圖所示： 圖 5 信號(hào) 發(fā)生器模塊 QuartusII 中設(shè)計(jì) DDS 信號(hào)控 制模塊 DDS 控制模塊 16 通過改變幅度控制字，頻率控制字和 相位 控制字的值 可以控制 DDS 信號(hào)產(chǎn)生模塊輸出信號(hào)的幅度，頻率和相位。串口通信 模塊 如下圖所示： 圖 7 串口通信模塊 17 圖 8 上位機(jī)軟件 4 系統(tǒng)硬件設(shè)計(jì) DAC904 模塊 圖 9 DAC904 硬件原理圖 18 圖 10 DAC904 硬件 PCB 圖 濾波器 模塊 圖 11 濾波器硬件電路 5 系統(tǒng) 調(diào)試 整個(gè)系統(tǒng)的功能是 在 FPGA 開發(fā)平臺(tái)的基礎(chǔ)上實(shí)現(xiàn)的 ， 它 采用模塊化設(shè)計(jì)的思想，按整體功能分成多個(gè)不同的程序模塊分別進(jìn)行設(shè)計(jì)、編程和調(diào)試，最后通過 原理圖文件 連接起來。 19 系統(tǒng)仿真及 測(cè)試結(jié)果 通過 QuartusII 提供的硬件仿真軟件 SignalTap II 的仿真結(jié)果為： 圖 12 正弦波 圖 13 方波 圖 14 三角波 20 圖 15 鋸齒波 系統(tǒng) 實(shí)際 測(cè)試結(jié)果 圖 16 實(shí)際測(cè)試圖 21 總結(jié) 設(shè)計(jì)整體上是成功的，實(shí)現(xiàn)了所預(yù)期的功能。設(shè)計(jì)中充分考慮到通信系統(tǒng)中的信號(hào)同步問題，設(shè)計(jì)了時(shí)鐘同步模塊。到今天看來，單片機(jī)的時(shí)代已經(jīng)接近飽和，人們?cè)谧非蟾焯幚硭俣?，更高精度的過程中也在無形的促使著社會(huì)科技水平不斷向前發(fā)展。沒有了繁雜的 PCB 制做，沒有了錯(cuò)節(jié)信號(hào)線帶來的實(shí)驗(yàn)事故，沒有了導(dǎo)線連接帶來的信號(hào)差錯(cuò)，這些便利的獲得，使我們認(rèn)識(shí)到以 FPGA 為代表的一系列產(chǎn)品在研究人員開發(fā)過程中已經(jīng)發(fā)揮了不可替代的作用，必將在以后的時(shí)間里，不斷獲得改進(jìn)，向更高的性價(jià)比發(fā)展。 22 致謝 大學(xué)四年，我在光電信息科學(xué)技術(shù)學(xué)院電子信息工程專業(yè)攻讀學(xué)士學(xué)位；四年后的今天，我?guī)е鴿M心的感激離開這充滿陽光與活力的校園。 感謝我的 指導(dǎo)老師。他的嚴(yán)謹(jǐn) 的科學(xué)作風(fēng) 、 豐富的科研經(jīng)驗(yàn) 一直是我工作、學(xué)習(xí)中的榜樣。 在論文即將完成之際，從開始進(jìn)入課題到論文的順利完成，離不開老師和同學(xué)的指導(dǎo)和幫助，在這里請(qǐng)接受我誠(chéng)摯的謝意！ 最后 ， 向所有關(guān)心我的 學(xué)校、學(xué)院領(lǐng)導(dǎo)、老師們 說一聲：謝 謝！ 參考文獻(xiàn) 參考文獻(xiàn) [1] 李毅 .基于 DDS 和 PLL 的掃頻信號(hào)源設(shè)計(jì) [D].南京 :南京理工大學(xué) ,2021. [2] 馮朝軍 .直接數(shù)字頻率合成（ DDS）的軟件及硬件實(shí)現(xiàn) [D].成都 :西南交通大學(xué) ,2021. [3] 田漢平 .基于 FPGA 的函數(shù)信號(hào)發(fā)生器設(shè)計(jì) [D].湖南 :湘潭大學(xué) ,2021. [4] 牛春全 .DDS 系統(tǒng)的雜散分析及對(duì)策研究 [D].西安 :西安科技大學(xué) ,2021. [5] 鄧耀華 ,吳黎明 ,張力鍇 ,李業(yè)華 .基于 FPGA 的雙 DDS 任意波發(fā)生器設(shè)計(jì)與雜散噪聲抑制方法 [J].儀器儀表學(xué)報(bào) ,2021,30(11):22552261. 23 附錄 本設(shè)計(jì)使用的程序如下： module dds_ctrl(clk50,rst,aword,fword,pword,xuanze,dds_mod_key,dds_finc_key,dds_ainc_key,dds_fdec_key,dds_adec_key,da_clk)。 input [1:0] dds_mod_key。 input dds_ainc_key。 input dds_adec_key。 output [31:0] fword。 output [1:0] xuanze。 assign pword[31:0]=1239。 reg [31:0] fword。 assign xuanze[1:0]=dds_mod_key[1:0]。 //da_clk 24 reg [24:0] finc_key_t。 reg [24:0] fdec_key_t。 initial fword=3239。 initial aword=1239。 always (posedge clk50) if(!rst) begin fword=3239。 end else begin if(!dds_finc_key) begin finc_key_t=finc_key_t+2539。 if(finc_key_t=2539。b0。d1000000。d1。d7000000) begin fdec_key_t=2539。 if(!dds_fdec_key) fword=fword3239。 end end end always (posedge clk50) if(!rst) begin aword=1239。//024: end else begin if(!dds_ainc_key) begin ainc_key_t=ainc_key_t+2539。 26 if(ainc_key_t=2539。b0。d1。d25) aword=1239。end end end if(!dds_adec_key) begin adec_key_t=adec_key_t+2539。 if(adec_key_t=2539。b0。d1。d0) aword=1239。end end end end endmodule