【正文】 。 根據(jù) DDS 的基本結(jié)構(gòu)，可以推出以下一些結(jié)論 ： 頻率控制字 K 唯一地確定一個(gè)單頻模擬余弦信號(hào) Sout=cos(2foutf clk/2N （ 21） 當(dāng) K=1 的時(shí)候 DDS 輸出最低頻率為 Δf， Δf=fclk/2N （ 22） 這就是 DDS 的頻率分辨率，所以，當(dāng) N 不斷增加的時(shí)候 DDS 的頻率分辨率可以不斷的提高。也就是 說 D/A 轉(zhuǎn)化器的輸出如果要完全恢復(fù)的話，輸出波形的頻率必須小于 fclk/2N。 FPGA 實(shí)現(xiàn)的直接數(shù)字合成器 圖 24 系統(tǒng)總體設(shè)計(jì)框圖 本設(shè)計(jì)基于 DDS 的基本原理，利用 Altera 公司的 FPGA 芯片 Cyclone II 系列器件設(shè)法將波形采樣點(diǎn)的值依次通過數(shù)模轉(zhuǎn)換器 (MDAC)轉(zhuǎn)換成模擬量輸出 ,可達(dá)到預(yù)期 的目的，具有較高的性價(jià)比。具體方案如下 ： 累加器由加法器和 D 觸發(fā)器級(jí)聯(lián)組成。相位累加器的輸出對(duì)應(yīng)于該合成周期信號(hào)的相位，并且這個(gè)相位是周期性的，在 0～ 2π 范圍內(nèi)起變化。整個(gè) DDS 電路的電路結(jié)構(gòu)如圖 25 所示 。兩路信號(hào)的相位不同，便存在相位差，簡稱相差。 ，則相差的范圍就在 0176。 之間。 ，則稱 A 超前B φ176。 。這個(gè)相移會(huì)導(dǎo)致輸出信號(hào)之間產(chǎn)生與之成比例的相移。另外，參考時(shí)鐘上升／下降沿的抖動(dòng)應(yīng)盡 可能小，并且時(shí)間應(yīng)盡可能短，因?yàn)椴煌l率合成器芯片輸入電路的觸發(fā)電壓不同，因此參考時(shí)鐘的上升／下降沿時(shí)間太長會(huì)增加輸出信號(hào)的相位誤差。頻率合成器有兩種更新時(shí)鐘產(chǎn)生方式，一種由 FPGA 內(nèi)部自動(dòng)產(chǎn)生，另一種由外部提供。 圖 27 參考時(shí)鐘與更新時(shí)鐘之間的時(shí)序關(guān)系圖 更新時(shí)鐘的上升沿必須在參考時(shí)鐘的下降沿 t1 之后與下一個(gè)下降沿 t2 之前之間(圖 27 中深色區(qū)間為有效區(qū)域 )產(chǎn)生，這樣可以使兩個(gè) 頻率合成器 工作在相同的系統(tǒng)時(shí)鐘 （ 參考時(shí)鐘乘以一定倍數(shù) ） 下，且它們的系統(tǒng)時(shí)鐘脈沖數(shù)相差不能超過 1 個(gè)脈沖。因?yàn)?DDS 芯片 的相位輸出是連續(xù)的，所示復(fù)位信號(hào)可使 兩個(gè) 頻率合成器 的相位累加器復(fù)位到 COS(0)狀態(tài)。 系統(tǒng)實(shí)現(xiàn)方案分析與比較 在這個(gè)系統(tǒng)中，較為困難的部分是由 FPGA 實(shí)現(xiàn)頻率合成器的功能。 頻率合成器方案 頻率合成是指對(duì)一個(gè)標(biāo)準(zhǔn)信號(hào)頻率經(jīng)過一系列算術(shù)運(yùn)算，產(chǎn)生具有相同精度和穩(wěn)定度的大量離 散頻率的技術(shù) [13]。因此得到越來越廣泛的應(yīng)用，成為當(dāng)今現(xiàn)代電子系統(tǒng)及設(shè)備中頻率源設(shè)計(jì)的首選。 Qualm 公司推出了 DDS 系列 Q22 Q22 Q233 Q22 Q2368，其中 Q2368 的時(shí)鐘頻率為 130MHZ，分辨率為 ，雜散控制為 76dBc，變頻時(shí)間為 ；美國 AD 公司也相繼推出了他們的 DDS 系列： AD9850、 AD985可以實(shí)現(xiàn)線性調(diào)頻的 AD985兩路正交輸出的 AD9854 以及以 DDS 為核心的 QPSK 調(diào)制器 AD985 數(shù)字上變頻器 AD9856 和 AD9857。下面僅對(duì)比較常用的 AD9850 芯片作一個(gè)簡單介紹。接上精密時(shí)鐘源， AD9850 可產(chǎn)生一個(gè)頻譜純凈、頻率和相位都可編程控制的模擬正弦波輸出。 AD9850 接口控制簡單，可以用 8 位并行口或串行口直接輸入天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計(jì) 13 頻率、相位等控制數(shù)據(jù)。先進(jìn)的 CMOS 工藝使 AD9850 不僅性能指標(biāo)一流，而且功耗少，在 供電時(shí)，功耗僅為 155mW。 AD9850 采用 32 位相位累加器，截?cái)喑?14 位，輸入正弦查詢表，查詢表輸出截?cái)喑?10 位，輸入到 DAC。調(diào)節(jié) DAC滿量程輸出電流，需外接一個(gè)電阻 Rset，其調(diào)節(jié)關(guān)系是 Iset=32()，滿量程電流為 10～ 20mA[14]。 ML2035 特性： ① 輸出頻率為 0～ 25KHZ，在時(shí)鐘輸入為 時(shí)頻率分辨率可達(dá)到 (～ +)，輸出正弦波信號(hào)的峰 － 峰值為 VCC； ② 高度集成化，無需或僅需極少的外接元件支持，自帶 3～ 12MHZ晶體振蕩電路； ③ 兼容的 3 線 SPI 串行輸入口，帶雙緩沖，能方便地配合單片機(jī)使用；④ 增益誤差和總諧波失真很低。 表 21 ML2035 各 引腳功能 名 稱 功 能 VSS 5V 電源 ； SCK 串行時(shí)鐘輸入，在上升沿將串行數(shù)據(jù)鎖入 16 位移位寄存器 ； SID 串行數(shù)據(jù)輸入，該串行數(shù)據(jù)為頻率控制字，決定 6 腳輸出的頻率 ； LATI 串行數(shù)據(jù)鎖存，在下降沿將頻率控制字鎖入 16 位數(shù)據(jù)鎖存器 ； VCC +5V 電源 ； VOUT 模擬信號(hào)輸出 ； GND 公共地，輸入、輸出均以此點(diǎn)作為參考點(diǎn) ； CLK IN 時(shí)鐘輸入，可外接時(shí)鐘或石英晶體 。如用 2 片 ML2035 產(chǎn)生多頻互控信號(hào)，并與 AMS3104（多頻接收芯片）或 ML2031/2032（音頻檢波器） 配合，制作通信系統(tǒng)中的收發(fā)電路等。 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計(jì) 14 FPGA 芯片的解決方案 DDS 技術(shù)的實(shí)現(xiàn)依賴于高速、高性能的數(shù)字器件。 Altera是著名的 PLD 生產(chǎn)廠商，多年來一直占據(jù)著行業(yè)領(lǐng)先的地位。 Altera 的產(chǎn)品有多個(gè)系列，按照推出的先后順序依次為 Classic 系列、 MAX(Multiple Array Matrix)系列、FLEX(Flexible Logic Element Matrix)系列、 APEX(Advanced Logic Element Matrix)系列、 ACEX 系列、 Stratix 系列以及 Cyclone 系列 等 [15]。而利用 FPGA 則可以根據(jù)需要方便地實(shí)現(xiàn)各種比較復(fù)雜的調(diào)頻、調(diào)相和調(diào)幅功能，具有良好的實(shí)用性。 以 EDA 技術(shù)為基礎(chǔ)，用 FPGA 實(shí)現(xiàn) DDS 模型的設(shè)計(jì)。同時(shí)外部控制邏輯單元也可在 FPGA 中實(shí)現(xiàn)。用該方法設(shè)計(jì)產(chǎn)生的信號(hào)頻率范圍廣，頻率穩(wěn)定度高，精度高，頻率轉(zhuǎn)換速度快。所以采用方案三進(jìn)行設(shè)計(jì)。數(shù)字移相技術(shù)的核心是先將模擬信號(hào)數(shù)字化，移相后再還原成模擬信號(hào)。相位差的值與數(shù)據(jù)表中數(shù)據(jù)的總個(gè)數(shù)及數(shù)據(jù)地址的偏移量有關(guān)。另一種是先將參考信號(hào)整形為方波信號(hào)，并以此信號(hào)為基準(zhǔn)，延時(shí)產(chǎn)生另一個(gè)同頻的方波信號(hào)，再通過波形變換電路將方波信號(hào)還原成正弦波 信號(hào)。這種處理方式的實(shí)質(zhì)是將延時(shí)的時(shí)間映射為信號(hào)間的相位值。故只要在初始時(shí)刻，通過對(duì)計(jì)數(shù)器預(yù)置不同的初值即可形成兩路信號(hào)間不同的相位差，從而達(dá)到調(diào)節(jié)信號(hào)間相位的目的。需存儲(chǔ)在RAM 中的波形數(shù)據(jù)是由單片機(jī)采集外部數(shù)據(jù) ,對(duì) ROM 中存儲(chǔ)的標(biāo)準(zhǔn)波形進(jìn)行各種相應(yīng)的運(yùn)算而得到。 方法一：外接 ROM 用單片機(jī)來完成。實(shí)現(xiàn)方案：將歸一化的正弦波存儲(chǔ)在 32KEEPROM 中，波形存儲(chǔ) 64 個(gè)點(diǎn)。 方法二：由邏輯方式在 FPGA 中實(shí)現(xiàn)。 第一種方法容量最大，但速度最慢，且編程比較麻煩；第二種方法速度最快，但容量非常??；第三種方法兼顧了兩者的優(yōu)點(diǎn)，克服了其缺點(diǎn)。 (2)外存儲(chǔ)器 半導(dǎo)體存儲(chǔ)器可分為三類 ： 只讀存儲(chǔ)器 (ROM、 PROM、 EPROM)，隨機(jī)存儲(chǔ)器(SRAM、 DRAM)，不揮發(fā)性讀寫存儲(chǔ)器 (EEPROM、 NOVRAM)。 方案一：采用 SRAM(6264： 8KRAM)和 2 EEPROM(817： 2KROM)，通過總線隔離的辦法實(shí)現(xiàn)，既能通過 CPU 改變存儲(chǔ)器數(shù)據(jù)，又能通過相位累加實(shí)現(xiàn)讀取波形存儲(chǔ)器數(shù)據(jù)的功能。雙口 RAM 有左右兩套相同的 I/O 口，即兩套數(shù)據(jù)總線，分別有兩套地址、控制總線，并有一套競爭仲裁電路。 方案三：采用 FPGA 器件自帶的 SRAM 和 EEPROM。方案二總體比較復(fù)雜，而且容量小。 存儲(chǔ)器尋址方案 方案一：采用移位寄存器 74164對(duì) BCD乘法器 14527進(jìn)行設(shè)置。根據(jù)置數(shù)不同，可以輸出不同的頻率的計(jì)數(shù)脈沖，再經(jīng)計(jì)數(shù)器計(jì)數(shù)對(duì)存儲(chǔ)器尋址，頻率控制尋址頻率，從而控制輸出波形的頻率。 方案二：運(yùn)用 FPGA 構(gòu)成的相位累加器對(duì) EEPROM 進(jìn)行尋址。 FPGA 器件的選擇 根據(jù)上述方案本設(shè)計(jì)采用 集成 Altera 公司 Cyclone II 系列 芯片的 開發(fā)板， Altera推出的 Cyclone II FPGA 系列低成本 FPGA 中的最新產(chǎn)品。 Cyclone II 系列開發(fā)板是 Altera 公司 20xx 年推出的新款 FPGA 器件。 Cyclone II 器件的制造基于 300mm 晶圓，采用臺(tái)積電 90nm、低 K 值電介質(zhì)工藝，這種可靠工藝也曾被用于 Altera 的 Stratix II 器件。 Cyclone II 器件的特性如表 22 所示。 Cyclone II FPGA 內(nèi)部的邏輯資源可以用來實(shí)現(xiàn)復(fù)雜的應(yīng)用。 嵌入式 乘法器 提供最多 150 個(gè) 1818 比特乘法器，是低成本數(shù)字信號(hào)處理 (DSP)應(yīng)用的理想方案。 外部 存儲(chǔ)器 接口 提供高級(jí)外部存儲(chǔ)器接口支持，允許開發(fā)人員集成外部單倍數(shù)據(jù)速率(SDR)、雙倍數(shù)據(jù)速率 (DDR)、 DDR2 SDRAM 器件以及第二代四倍數(shù)據(jù)速率 (QDR II)SRAM 器件，數(shù)據(jù)速率最高可達(dá) 668Mbps。 單端 I/O 支持 支持各種單端 I/O 標(biāo)準(zhǔn)，如當(dāng)前系統(tǒng)中常用的 LVTTL、 LVCMOS、SSTL、 HSTL、 PCI 和 PCIX 標(biāo)準(zhǔn)。 時(shí)鐘 管理 電路 支持最多達(dá)四個(gè)可編程鎖相 環(huán) (PLL)和最多 16 個(gè)全局時(shí)鐘線，提供強(qiáng)大的時(shí)鐘管理和頻率合成能力，使系統(tǒng)性能最大化。 Nios II嵌入式處理器 Cyclone II 器件的 Nios II 嵌入式處理器降低了成本，提高了靈活性，給低成本分立式微處理器提供了一個(gè)理想的替代方案。片內(nèi)匹配消除了對(duì)外部電阻的需求，提高了信號(hào)完整性，簡化電路板設(shè)計(jì)。 循環(huán)冗余碼 (CRC) 具有 32 比特 CRC 自動(dòng)校驗(yàn)功能。這是 FPGA 中對(duì)付單時(shí)間干擾（ SEU）問題最有效的解決方案。 EP2C8Q208C8 / EP2C8Q208C8N 芯片的 I/O 數(shù)目為 138 個(gè)， 工作電壓 為 ～， 工作溫度 為 0℃ ～ 85℃ 。 表 23 EP2C8Q208C8 的型號(hào)標(biāo)識(shí) EP2C 系列標(biāo)識(shí)，屬于 Cyclone Ⅱ 系列 8 器件型號(hào) Q 封裝為 PQFP 208 引腳數(shù) C 應(yīng)用級(jí)別為商業(yè)級(jí) 8 速度等級(jí) N 符合無鉛標(biāo)準(zhǔn) 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計(jì) 19 圖 29 Cyclone II 系列芯片 EP2C8Q208 EP2C8Q208 引腳 如圖 210 所示。根據(jù)設(shè)計(jì)的具體要求，還設(shè)計(jì)了一個(gè)系統(tǒng)控制電路，這一電路可靈活設(shè)計(jì)，以突出 FPGA 的優(yōu)點(diǎn)所在。 相位累加器部分 在用 FPGA 設(shè)計(jì) DDS 電路的時(shí)候，相位累加器是決定 DDS 電路性能的一個(gè)關(guān)鍵部分。然而由于進(jìn)位鏈必須位于臨近的 LAB（邏輯陣列塊）和 LE（邏輯單元）內(nèi)，因此長的進(jìn)位鏈勢必會(huì)減少其它邏輯使用的布線資源，同時(shí)過長的進(jìn)位鏈也會(huì)制約整個(gè)系統(tǒng)速度的提高?；究梢詽M足設(shè)計(jì)的要求。 圖 31相位累加器模塊 fword[31..0]表示為為輸入的頻率字， pword[11..0]為輸入的相位字， clock為系統(tǒng)時(shí)鐘輸入， rom_addr[7..0]是相位累加器高 8位輸出，該輸出將作為波形存儲(chǔ)器地址線對(duì)波形 ROM進(jìn)行尋址。該電路通常采用 ROM 結(jié) 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計(jì) 21 構(gòu)，相位累加器的輸出是一種數(shù)字式鋸齒波，通過取它的若干位作為 ROM 的地址輸入，而后通過查表和運(yùn)算， ROM 就能輸出所需波形的量化數(shù)據(jù)。在設(shè)計(jì)時(shí)可充分利用信號(hào)周期內(nèi)的對(duì)稱性和算術(shù)關(guān)系來減少 EAB 的開銷。由于本設(shè)計(jì)只需要輸出 正弦波，故考慮了以下的優(yōu)化方式：正弦波信號(hào)對(duì)于 x=π 直線成奇對(duì)稱，基于此可以將ROM 表減至原來的 1/2，再利用左半周期內(nèi)，波形對(duì)于點(diǎn) (π/2， 0)成偶對(duì)稱，進(jìn)一步將 ROM 表減至最初的 1/4，因此通過一個(gè)正弦碼表的前 1/4 周期就可以變換得到的正弦的整個(gè)周期碼表，這樣就節(jié)省了將近 3/4 的資源 [19]。輸出送往 D/A,轉(zhuǎn)化成模擬信號(hào) [20]。 圖 32 波形存儲(chǔ)器模塊 FPGA 的結(jié)構(gòu)是由基于半定制門陳列的設(shè)計(jì)思想而得到的。 FPGA 的結(jié)構(gòu)主要分為三部分 : 可編程邏輯塊、可編程 IO 模塊、可編程內(nèi)部連線。在此，選用 Cyclone II系列 EP2C8的 FPGA作為目標(biāo)芯片。合理運(yùn)用進(jìn)位鏈能夠提高系統(tǒng)運(yùn)行速度。另外 ， Altera還在它們公司的 VHDL設(shè)計(jì)平臺(tái) Quartus I