【正文】 將計(jì)數(shù)器 CNT 中已經(jīng)鎖存的計(jì)數(shù)值清除，以便 CNT 在下一個(gè)計(jì)數(shù)使能信號 TSTEN=1 為高電平期間繼續(xù)統(tǒng)計(jì)脈沖數(shù)。另外，直流電機(jī)的頻率測量值可通過圖 中 Dout[15..0]之后接帶譯碼器的數(shù)碼顯示電路，可顯示電機(jī)的頻率，也可根據(jù)式（ 4）求得電機(jī)的轉(zhuǎn)速。在此，采用同步整形消抖電蘭州工業(yè)學(xué)院畢業(yè)（論文） 慕齪 慕齪 慕齪 25 慕齪 路，只要脈沖抖動(dòng)不出現(xiàn)在時(shí)鐘上升沿處，電路就不會(huì)把它當(dāng)作一次有效輸入。同時(shí)，正常輸入信號應(yīng)至少持續(xù)一個(gè)時(shí)鐘周期，才被認(rèn)為是一個(gè)有效的輸入脈沖，以此實(shí)現(xiàn)消抖得目的。一旦電機(jī)的堵轉(zhuǎn)電流太大，堵轉(zhuǎn)時(shí)間太長時(shí)，都有可能燒看壞電動(dòng)機(jī)。本系統(tǒng)使用的模擬電機(jī)電流較小，因此不需要用電流互感器測量電流，只需在電機(jī)回路串聯(lián)一個(gè)小電阻，通過測量電阻兩端的電壓，就可計(jì)算出電流值 。電流檢測電路如圖 所示，采樣電阻兩端電壓輸入運(yùn)算放大器的同相 輸入端，其輸出電壓 ADC0809 的輸入 IN0 通道，最后通過 A/D 轉(zhuǎn)換后送給 FPAG。數(shù)碼管顯示采用動(dòng)態(tài)掃描方式，掃描周期為 1ms，由主時(shí)鐘分頻后得到。片選端 4bit 分別控制四個(gè)數(shù)碼管的工作。 clk 是系統(tǒng)時(shí)鐘輸入，經(jīng)分頻后作為模塊內(nèi)部時(shí)鐘； Buff0～ Buff3 是輸入 4 位數(shù)碼管要顯示的數(shù)據(jù)的地址； 慕齪 LED 顯示電路 慕齪 CharModep 是顯示字模輸出口，輸給 74LS373 的 D0～ D7 以驅(qū)動(dòng)數(shù)碼管顯示數(shù)據(jù)； Csport 輸出 4 個(gè)數(shù)碼管的片選信號。分別對系統(tǒng)的每一個(gè)子電路進(jìn)行了講解分析，每一個(gè)子電路的功能。本系統(tǒng)采用按鍵輸入的方式，其電路如圖 所示，四個(gè)按鍵的功能分別為：復(fù)位、確定、加、減通過軟件的設(shè)置實(shí)現(xiàn)速度和堵轉(zhuǎn)電流的設(shè)定。 CLK 為系統(tǒng)時(shí)鐘輸入 口，內(nèi)部經(jīng)過分頻，作為按鍵分頻時(shí)鐘 KeyInP 是四個(gè)按鍵的輸入端口； EnSpd 是切換按鍵功能，先設(shè)置最大電流，再設(shè)置轉(zhuǎn)速；設(shè)置的電流最大值用 8 位二進(jìn)制數(shù)表示，由 KeyCurr 輸出；設(shè)置的轉(zhuǎn)速值用 14 位二進(jìn)制數(shù)表示，由 KeySpd 輸出 。event and clk=39。) then 慕齪 if Cnt_KeyNum10ms then 慕齪 Cnt_Key:=Cnt_Key+1。慕齪 Clk_Key=not Clk_Key。慕齪 end if。在該電路中， 1 腳懸空， 2 腳接地， 3 腳接輸出， 4 腳接電源。在 CLK0 和CLK2 的共同作用下，系統(tǒng)進(jìn)行工作。它能為 FPGA 提供時(shí)鐘脈沖信號。一個(gè)是 50MHz 的有源晶振作為時(shí)鐘信號源輸入，主要用于輸入大的時(shí)鐘信號，為波形發(fā)生器提供基準(zhǔn)的時(shí)鐘脈沖輸入。 HO12 系列的有源晶振采用 TTL/HCMOS 技術(shù)，頻率范圍是 1000Hz1000MHz，這里我們采用的是 100MHz 的有源晶振。 慕齪 QC P1 DC 1C PQ0101慕齪 圖 觸發(fā)器接成二分頻 慕齪 電源電路的設(shè)計(jì) 慕齪 由于電機(jī)在正常工作時(shí)對電源的干擾很大，如果只用一組電源時(shí)會(huì)影響系統(tǒng)的正常工作，所以我們選用雙電源供電。 如圖 所示。 慕齪 D CV i n V o u tG N DV i nV o u tG N Dc 3470μFC 40.1μFC 50.1μFC 610μFC 710μFC 80.1μF7 8 1 2+ 1 2+ 57 8 0 5慕齪 圖 電源電路 慕齪 FPGA 內(nèi)部電路 慕齪 由圖 可以看出電機(jī)控制邏輯模塊由 PWM 脈寬調(diào)制信號產(chǎn)生電路、方向控制電路組成。接著就對 PWM 脈寬調(diào)制信號產(chǎn)生電路的 VHDL 描述與仿真、方向電路的 VHDL 描述與仿真進(jìn)行詳細(xì)的分析。鍵盤電路、時(shí)鐘電路是系統(tǒng)的控制命令輸入模塊，向 FPGA芯片發(fā)送命令， FPGA芯片是系統(tǒng)控制命令的處理模塊，負(fù)責(zé)接收、處理輸入命令并向控制命令輸出模塊發(fā)出 PWM信號，是系統(tǒng)的控制核心。電源模塊負(fù)責(zé)給整個(gè)電路供電，保證電路能夠正常的運(yùn)行。分別對系統(tǒng)的每一個(gè)子電路進(jìn)行了講解分析，每一個(gè)子電路的功能。用 VHDL 進(jìn)行設(shè)計(jì)有許多優(yōu)點(diǎn)， VHDL 的硬件描述能力很強(qiáng)，可以從門級、電路級直至系統(tǒng)級的描述、仿真、綜合和調(diào)試。 VHDL 強(qiáng)大的行為描述能力和程序結(jié)構(gòu)，使其具有支持對大規(guī)模設(shè)計(jì)進(jìn)行分解，以及對已有的設(shè)計(jì)進(jìn)行再利用的功能。當(dāng)門級或門級以上的描述通過仿真檢驗(yàn)后，再用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝，這使硬件實(shí)現(xiàn)的目標(biāo)器件有很寬的選擇范圍，并且修改電路與修改工藝（或選擇器件）相互之間不會(huì)產(chǎn)生不良的影響。當(dāng)然， VHDL 也存在不足，如電路采用高級而簡明的文本文件方式進(jìn)行描述的同時(shí)，放棄了對電路門級實(shí)現(xiàn)定義的控制；由于綜合工具進(jìn)行邏輯綜合的實(shí)現(xiàn)效果有時(shí)不太理想；工具的不同也導(dǎo)致了 綜合質(zhì)量的差異。VHDL 描述的是實(shí)際的電路系統(tǒng)?？梢哉J(rèn)為， VHDL是一種語言。用 VHDL 進(jìn)行的設(shè)計(jì)描述只是綜合區(qū)賴以構(gòu)建硬件電路結(jié)構(gòu)的依據(jù)，不可能代替硬件電路真實(shí)的行為方式。因而，盡可能了解軟件語 蘭州工業(yè)學(xué)院 畢業(yè)（論文） 慕齪 慕齪 慕齪 34 慕齪 言與硬件結(jié)構(gòu)間的聯(lián)系，了解軟件背后的硬件工具行為和硬件結(jié)構(gòu)方式，將有助于實(shí)現(xiàn)高質(zhì)量的 VHDL 設(shè)計(jì)。離開硬件描述語言的支持， EDA 技術(shù)講無法應(yīng)用。目前， VHDL 已經(jīng)作為世界上各家 EDA 工具和集成電路廠商普遍認(rèn)同和共同推廣的硬件描述語言。 慕齪 QuartusⅡ開發(fā)系統(tǒng)介紹 慕齪 QuartusⅡ是 Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界最大的可編程邏輯器件供應(yīng)商之一。使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 QuartusⅡ設(shè)計(jì)軟件根據(jù)設(shè)計(jì)者需要提供了一個(gè)完整的多平臺開發(fā)環(huán)境，它包含整個(gè) FPGA 和 CPLD 設(shè)計(jì)階段的解決方 案。 U_D=1 時(shí)，加減計(jì)數(shù)器 CNTA 在脈沖 CLK2 的作用下，每來一個(gè)脈沖，計(jì)數(shù)器 CNTA 加 1， U_D=0 時(shí)，每來一個(gè)脈沖，計(jì)數(shù)器 CNTA 減 1。代碼封裝如圖 所示。 慕齪 慕齪 蘭州工業(yè)學(xué)院 畢業(yè)（論文） 慕齪 慕齪 慕齪 36 慕齪 CNTB 代碼封裝及仿真 慕齪 CNTB 是一個(gè)簡單的 5 位二進(jìn)制計(jì)數(shù)器，它的工作原理和 CNTA 的原理很相似，只是在 CNTA 的時(shí)鐘端加了一個(gè)使能端 EN1 控制其加減的方向。代碼封裝如圖 所示。 當(dāng) CNTB 輸出值大于細(xì)分計(jì)數(shù)器 CNTA 輸出的規(guī)定值時(shí) , 比較器輸出低電平。為了便于觀察防真波形，在 CNTB 的輸出加上B[4..0]。 START 鍵通過“與”門控制 PWM 輸出 ,實(shí)現(xiàn)對電機(jī)的工作 /停止控 蘭州工業(yè)學(xué)院 畢業(yè)（論文） 慕齪 慕齪 慕齪 38 慕齪 制。 Z/F 鍵控制選擇 PWM 波形是從正端 Z進(jìn)入 H 橋，還是從 負(fù)端 F 進(jìn)入 H 橋，以控制電機(jī)的旋轉(zhuǎn)方向。當(dāng) Z/F =0 時(shí) PWM 輸出波形從負(fù)端 F進(jìn)入 H 橋，電機(jī)反轉(zhuǎn)。當(dāng) start=0 時(shí)，與門關(guān)閉，電機(jī)停止轉(zhuǎn)動(dòng)。反之， start=0，電機(jī)停止，如圖 所示。當(dāng)要求電機(jī)正轉(zhuǎn)時(shí)，只需要按下鍵 z_f，表示z_f 輸出高電平，即 z_f=1， PWM 輸出波形從正端 Z進(jìn)入 H 橋，電機(jī)正轉(zhuǎn)，如圖所示。 慕齪 慕齪 慕齪 圖 電機(jī)正轉(zhuǎn) 慕齪 慕齪 慕齪 慕齪 圖 電機(jī)反轉(zhuǎn) 慕齪 管腳綁定圖 慕齪 蘭州工業(yè)學(xué)院 畢業(yè)（論文） 慕齪 慕齪 慕齪 40 慕齪 慕齪 仿真調(diào)試與結(jié)果分析 慕齪 本設(shè)計(jì)是利用 VHDL 硬件描述語言編寫，在 Quartus II 軟件進(jìn)行編譯、仿真。仿真過程是在 Quartus II 中完成的，設(shè)置直流電機(jī)加速到 25 kHz，定速 speeding 為 500 r/min，加速度 speed_t 設(shè)置為 700 r/min， step 為 20 r/min，其仿真圖如圖 圖 8 所示，加速完成后輸出 PWM 恒速模塊。 慕齪 蘭州工業(yè)學(xué)院 畢業(yè)（論文） 慕齪 慕齪 慕齪 41 慕齪 本章小結(jié) 慕齪 簡單介紹了 VHDL 語言 和 FPGA 內(nèi)部邏輯電路的組成 以及 VHDL 語言的設(shè)計(jì)流程。最后對 FPGA 整個(gè)電 路 進(jìn) 行 了 仿 真 ， 包 括 啟 動(dòng) / 停 止 、 正 轉(zhuǎn) / 反轉(zhuǎn) 。對于模擬電路方法目前已經(jīng)很少采用，最常用的是單片機(jī)的方法，本論文是基于應(yīng)用專用邏輯電路的方法而展開設(shè)計(jì)的。 慕齪 本設(shè)計(jì)采用 VHDL 設(shè)計(jì) FPGA 脈寬調(diào)制控制方案 , 計(jì)算機(jī)仿真和對直流電機(jī)控制的結(jié)果表明 ,該電路能有效地產(chǎn)生 PWM 控制信號控制電機(jī)的轉(zhuǎn)速 , 控制精度由 FPGA 中的數(shù)字比較器決定。 慕齪 電路中省去了 D/A 轉(zhuǎn)換器使電路變得更加簡潔 , 同時(shí)也降低控制器的成本。從以上的仿真中可以看出，基于 FPGA 的直流電機(jī)的控制能夠達(dá)到很好的預(yù)期效果。 三 年的求學(xué)生涯在師長、親友的大力支持下，走得辛苦卻也收獲滿囊，在 論文 即將付梓之際，思緒萬千，心情久久不能平靜。 周 老師嚴(yán)謹(jǐn)細(xì)致，一絲不茍的作風(fēng)一直是我學(xué)習(xí)的榜樣，他耐心的講解，給了我無盡的啟迪。在此，謹(jǐn)向 周 老師表示崇高的敬意和衷心的感謝。 慕齪 感謝我的爸爸媽媽，焉得諼草，言樹之背，養(yǎng)育之恩，無以回報(bào)，你們永遠(yuǎn)健康快樂是我最大的心愿。 慕齪 慕齪 蘭州工業(yè)學(xué)院 畢業(yè)（論文） 慕齪 慕齪 慕齪 44 慕齪 參考文獻(xiàn) 慕齪 [1] 潘松，黃繼業(yè)． EDA技術(shù)實(shí)用教程 [M]北京：北京科學(xué)出版社． 2020 慕齪 [2] 杜玉．基于 FPGA直流電機(jī)的伺服系統(tǒng)的設(shè)計(jì) [D]．呼和浩特：內(nèi)蒙古大學(xué)， 2020． 慕齪 [3] 崔建明．電 T電子 EDA技術(shù) [M]．北京：高等教育出版社， 2020 慕齪 [4] 徐進(jìn)．基于 FGPA的 PWM機(jī)床電力拖動(dòng)系統(tǒng)的研究 [J]．北京理 T大學(xué)學(xué)報(bào)． 2020(3) 慕齪 [5] 甘 歷． VHDL應(yīng)用與開發(fā)實(shí)踐 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