第5章微處理器的硬件特性及微機(jī)系統(tǒng)組成-閱讀頁(yè)
2024-08-08 11:28本頁(yè)面
【正文】 wledge） ? 可屏蔽中斷響應(yīng) ， 輸出 、 低電平有效 ? 有效時(shí) ， 表示來自 INTR引腳的中斷請(qǐng)求已被 CPU響應(yīng) ， CPU進(jìn)入中斷響應(yīng)周期 ? 中斷響應(yīng)周期是連續(xù)的兩個(gè) ， 每個(gè)都發(fā)出有效響應(yīng)信號(hào) ， 以便通知外設(shè)他們的中斷請(qǐng)求已被響應(yīng) 、 并令有關(guān)設(shè)備將中斷向量號(hào)送到數(shù)據(jù)總線 19 最小模式下 24—31引腳信號(hào) (續(xù) 1) ?2. ALE（ Address Latch Enable） ?地址鎖存允許 ， 輸出 、 三態(tài) 、 高電平有效 ? ALE引腳高有效時(shí) ， 表示復(fù)用引腳： AD15～AD0和 A19/S6～ A16/S3正在傳送地址信息 ?由于地址信息在這些復(fù)用引腳上出現(xiàn)的時(shí)間很短暫 ， 所以系統(tǒng)可以利用 ALE信號(hào) 將地址信息鎖存起來 20 最小模式下 24—31引腳 (續(xù) 2) ?3. DEN（ Data Enable） ? 數(shù)據(jù)允許 ， 輸出 、 三態(tài) 、 低電平有效 ? 有效時(shí) ， 表示當(dāng)前數(shù)據(jù)總線上正在傳送數(shù)據(jù) ，可利用他來控制對(duì)數(shù)據(jù)總線的驅(qū)動(dòng) ?4. DT/ R（ Data Transmit/Receive） ? 數(shù)據(jù)發(fā)送 /接收 ， 輸出 、 三態(tài) ? 該信號(hào)表明當(dāng)前總線上數(shù)據(jù)的流向 ? 高電平時(shí)數(shù)據(jù)自 CPU輸出 （ 發(fā)送 ） ? 低電平時(shí)數(shù)據(jù)輸入 CPU（ 接收 ） 21 最小模式下 24—31引腳 (續(xù) 3) ? 5. M/IO（ Memory / Input and Output ） ? I/O或存儲(chǔ)器訪問 ， 輸出 、 三態(tài) ? 該引腳輸出低電平時(shí) ， 表示 CPU將訪問 I/O端口 ， 這時(shí)地址總線 A15～ A0提供 16位 I/O口地址 ? 該引腳輸出高電平時(shí) ， 表示 CPU將訪問存儲(chǔ)器 ， 這時(shí)地址總線 A19～ A0提供 20位存儲(chǔ)器地址 22 最小模式下 24—31引腳 (續(xù) 4) ? 6. WR（ Write） ? 寫控制 ， 輸出 、 三態(tài) 、 低電平有效 ? 有效時(shí) ， 表示 CPU正在寫出數(shù)據(jù)給存儲(chǔ)器或 I/O端口 ? M/IO 、 WR 和 RD 是最基本的控制信號(hào) ? 3 者組合 ， 可產(chǎn)生 4種基本的總線操作 （ 周期 ） 總線周期 M / IO WR RD 存儲(chǔ)器讀 高 高 低 存儲(chǔ)器寫 高 低 高 I/O讀 低 高 低 I/O寫 低 低 高 23 最小模式下 24—31引腳 (續(xù) 5) ?7. HOLD ? 總線保持 （ 即 總線請(qǐng)求 ） ， 輸入 、 高電平有效 ? 有效時(shí) ， 表示總線請(qǐng)求設(shè)備向 CPU申請(qǐng)占有總線 ? 該信號(hào)從有效回到無效時(shí) ， 表示總線請(qǐng)求設(shè)備對(duì)總線的使用已經(jīng)結(jié)束 ， 通知 CPU收回對(duì)總線的控制權(quán) ?8. HLDA（ HOLD Acknowledge） ? 總線響應(yīng) （ 即總線響應(yīng) ） ， 輸出 、 高電平有效 ? 有效時(shí) ， 表示 CPU已響應(yīng)總線請(qǐng)求并已將總線釋放此時(shí) CPU的 AB、 DB及 具有三態(tài)輸出能力的 CB將呈現(xiàn)高阻 ， 使總線請(qǐng)求設(shè)備可以接
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