【正文】 FPGA 配置可以使用專用的編程設(shè)備，也可以使用下載電纜。對(duì)于 SRAM 型 FPGA 來說，可反復(fù)進(jìn)行配置，在加電時(shí)可隨時(shí)更改邏輯，但掉電 后芯片中的信息丟失，每次上電時(shí)，必須重新載入信息，下載信息的保密性也不如前者。 ByteBlaster(MV)下載電纜與 ALTERA 器件的接口一般是 10 芯的接口，其中 ByteBlaster(MV)與計(jì)算機(jī)并口連接。引腳對(duì)應(yīng) 關(guān)系如圖 所示， 10 芯連接信號(hào)如表 所示。 基于 SRAM LUT 的 FPGA 器件，由于是易失性器件，以 ICR(InCircuit Reconfigurability)即在線可重配置方式代替在線系統(tǒng)可編程 (ISP)。在利用 FPGA 進(jìn) 行設(shè)計(jì)時(shí)可以利 用 FPGA的 ICR 特性，通過連接 PC 機(jī)的下載電纜快速地下載設(shè)計(jì)文件至 FPGA 進(jìn)行硬件驗(yàn)證。 圖 為 FPGA 芯片 PS 模式配置電路。 Altera的基于 SRAM LUT的 FPGA提供了五種配置模式 ， 這些模式通過 FPGA上的兩個(gè)模式選擇引腳 MSEL1和MSEL0和設(shè)定的電平來決定的。 nSTATUS： 雙向集電極開路，上電后被器件拉低， 在 5uS之內(nèi)， 被器件釋放， (當(dāng)使用一個(gè)專用配置器件時(shí)，專用加載器件將控制這個(gè)腳為低長(zhǎng)達(dá) 200ms。但是，如果使用 專用配置器件，驅(qū)動(dòng)本管腳低將引起配置器件試圖去配置 FLEX 器件。 CONF_DONE：雙向集電極開路，狀態(tài)輸出：在配置之前和配置過程中，器件驅(qū)動(dòng)本管腳為 0，一旦所有配置數(shù)據(jù)都被接收并沒有錯(cuò)誤發(fā)生，則初始化時(shí)鐘周期開始時(shí)器件釋放本管腳；狀態(tài)輸入：在所有數(shù)據(jù)被接收后，本管腳為高電平，器件初始化，然后進(jìn)入用戶模式；本管腳必須通過一個(gè) 1K的電阻上拉到 VCCIO外部的信號(hào)源可以驅(qū)動(dòng)本管腳為低， 來延遲初始化的過程，當(dāng)使用一個(gè)配置器件進(jìn)行配置除外，在配置以及初始化之后，驅(qū)動(dòng)本管腳為低 ， 不影響配置器件。 nCE：輸入，低有效芯片使能，本管腳使用低電平使能器件來允許配置，對(duì)于單芯片配置應(yīng)當(dāng)被固定為低電平，在配置以及初始化過程和用戶模式，本管腳必須固定為低電平；在級(jí)聯(lián)時(shí) ， 第一片的 nCE接地，前一片的 nCEO接后一片的 nCE。在多器件配置過程中， 這個(gè)管腳用來連接后面器件的 nCE引腳， 最后一片的 nCEO懸空。 RDYnBSY： 輸出，忙閑信號(hào)：高電平表示器件準(zhǔn)備好來存取另外字節(jié)的數(shù)據(jù)；高電平表示器件沒有準(zhǔn)備好接收另外字節(jié)的 數(shù)據(jù)。 CLKUSR：輸入， 可選的用戶時(shí)鐘輸入信號(hào)：用在初始化過程中； (注：在 初始化過程中可以繼續(xù)使用配置數(shù)據(jù)用的 DCLK，或者切換到用 CLKUSR)。 DATA0：輸入， 數(shù)據(jù)輸入：在串行配置模式下比特流數(shù)據(jù)通過 DATA0寫入器邵陽學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 18 件。 INIT_DONE： 輸出集電極開路，狀態(tài)管腳：可以被用來指示器件已經(jīng)被初始化或者已經(jīng)進(jìn)入用戶模式；在配置過程中 INIT_DONE 引腳保持低電平，在初始化之前和之后， INIT_DONE引腳被釋放，被上拉到 VCCIO通過一個(gè)外部上拉電阻，因?yàn)?INIT_DONE在配置之前是三態(tài)，所以被外部的上拉電阻拉到高電平。 DEV_OE：輸入， 此管腳需要在編譯設(shè)置中設(shè)定才能實(shí)現(xiàn)第一功能，缺損是第二功能；當(dāng)本引腳被拉低，所有 I/O都是三態(tài)。 (2)FLEX1OK 配置引腳 FLEX1OK 主要由嵌入式陣列塊、邏輯陣列塊、快速通道 (FastTrack)和 I/O單元四部分組成。每個(gè) FLEX 10K 器件包括一個(gè)嵌入式陣列和一個(gè)邏輯陣列，它能讓設(shè)計(jì)人員輕松地開發(fā)出存儲(chǔ)器、數(shù)字信號(hào)處理器以及特殊邏輯等強(qiáng)大功能于一身的芯片。 EPF10K10 有 84I/O 口，其豐富的 IO 資源，大大滿足了用戶的需求，其具體的 IO 引腳與對(duì)應(yīng)的引腳序號(hào)如表 所示： 表 I/O 引腳對(duì)應(yīng)的引腳序號(hào) 引 腳 編 號(hào) 引 腳 編 號(hào) 引 腳 編 號(hào) 引 腳 引 腳 I/O7 16 I/O17 28 I/O27 49 I/O37 62 I/O8 17 I/O18 29 I/O28 50 I/O38 64 I/O9 18 I/O19 30 I/O29 51 I/O39 65 I/O10 19 I/O20 35 I/O30 52 I/O40 66 I/O11 21 I/O21 36 I/O31 53 I/O41 67 I/O12 22 I/O22 37 I/O32 54 I/O43 71 I/O13 23 I/O23 38 I/O33 58 I/O44 72 I/O14 24 I/O24 39 I/O34 59 I/O15 25 I/O25 47 I/O35 60 I/O16 27 I/O26 48 I/O36 61 FLEX10K10 主要特點(diǎn)如下： ① 它是工業(yè)世界的第一種嵌入式可編程邏輯器件，提供了在單個(gè)器件中的系統(tǒng)集成，具有實(shí)現(xiàn)宏函數(shù)的嵌入式陣列和實(shí)現(xiàn)普通功能的邏輯陣列； ② 高密度，它具有 10000—150000 個(gè)可用門，高達(dá) 40960 位內(nèi)部 RAM； ③ 系統(tǒng)支持多電壓 I/O 接口； ④ 低功耗， 系統(tǒng)維持狀態(tài)小于 ； ⑤ 靈活的內(nèi)部連接，快速、可預(yù)測(cè)連線延時(shí)的快速通道連續(xù)式分布結(jié)構(gòu)。在 FPGA 的頂層文件中，計(jì)數(shù)器通過外來的控制信號(hào)和高速時(shí)鐘信號(hào)向波形數(shù)據(jù) ROM 發(fā)出地址信號(hào)，輸出波形的頻率由發(fā)出的地址信號(hào)速度決定；當(dāng)固定波頻率掃描出地址時(shí)，輸出波形是固定頻率，而當(dāng)以周期性變方式掃描輸出地址時(shí)，則輸出波形為掃描信號(hào)?；?FPGA波形發(fā)生器的 VHDL 的實(shí)現(xiàn)經(jīng)過以下幾個(gè)過程，首先利用 MATLAB 軟件編寫波形查找表程序生成波形查找表（請(qǐng)參看第 4 章）獲得波形數(shù)據(jù)，利用 MAX+plusⅡ軟件依次 建立波形數(shù)據(jù)文件、在 FPGA 生成 ROM 空間存儲(chǔ)波形數(shù)據(jù)再經(jīng)過編譯、仿真、下載和測(cè)試即可以得到波形了。波形 數(shù)據(jù) 在 FPGA 的時(shí)序控制下， 經(jīng) DAC0832 進(jìn)行 D/A 轉(zhuǎn)換 ， 實(shí)現(xiàn)將數(shù)字信號(hào)轉(zhuǎn)化成模擬信號(hào)，模擬信號(hào)通過放大，濾波后，可實(shí)現(xiàn)波形的還原。以上所示的數(shù)據(jù)格式只是為了節(jié)省篇幅，實(shí)用中每一數(shù)據(jù)組占一行。選擇 LPM＿ ROM；最后在 Browse 下的欄中鍵入路徑與輸出文件名： d:\lihui\。 通過在圖 所示窗口的“ Browse”鈕，找到 ROM 中的加載文件 路徑和文件名： d:\lihui\. 其中 ROM 元件的 inclock 是地址瑣存時(shí)鐘 。 圖 加入初始化文件 (3)在 MAX+plusⅡ 中打開已制定 的 ROM 文件，觀察文件中的實(shí)體表達(dá)。 USE 。 inclock: IN STD_LOGIC 。 END lpm。 COMPONENT lpm_rom GENERIC (lpm_width: NATURAL。 lpm_address_control: STRING。 lpm_file: STRING)。 inclock: IN STD_LOGIC 。 END COMPONENT。 lpm_rom_ponent : lpm_rom GENERIC MAP (LPM_WIDTH = 8, LPM_WIDTHAD = 6, LPM_ADDRESS_CONTROL = REGISTERED, LPM_OUTDATA = UNREGISTERED, LPM_FILE = D:/lihui/) PORT MAP ( address = address, inclock = inclock, q = sub_wire0)。 (4)對(duì)文件進(jìn)行編譯仿真 打開 MAX+plusⅡ ，選菜單 File→ New，彈出如圖 所示的對(duì)話框。在出現(xiàn)的 Untitled Text Editor 文本編輯窗口中鍵入 VHDL 程序 ,輸入完畢后，選擇菜單 File→Save ，彈出“ Save As”對(duì)話框。 圖 將當(dāng)前設(shè)計(jì)設(shè)定為工程和選定目標(biāo)器件。設(shè)定后可以看到邵陽學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 24 MAX+plusⅡ 主窗口左上方的工程路徑指向?yàn)椋?d:\lihui\lpm。選擇菜單 Assign→Device… ，在彈出的對(duì)話框中的“ Device Family ” 下 拉 列 表 中 選 擇 需 要 器 件 FLEX10K 。完成器件選擇后，按“ OK” 按鈕。選擇 MAX+plusⅡ 菜單 Compiler 命令項(xiàng)，出現(xiàn)編譯窗口（如圖 所示）后，根據(jù)自己輸入的 VHDL 文本格式選擇 VHDL 文本編輯版本號(hào)。方法是 在進(jìn)入編輯窗口 后 ,選擇 Processing→ Fitter Setting，消去最上面的“ Use Quartus Fitter… ”項(xiàng)。單擊 “ Locate”錯(cuò)誤定位按鈕，就可以在出現(xiàn)的文本編譯窗口中閃動(dòng)的光標(biāo)附近或上方找到錯(cuò)誤所在。 再 進(jìn)行時(shí)序仿真。之后彈出仿真波形編輯窗口 。 在彈出的對(duì)話框如圖 所示， 在彈出的對(duì)話框中首先單擊“ List”按鈕，這時(shí)左列表框?qū)⒘谐鲈撛O(shè)計(jì)的所有信號(hào)節(jié)點(diǎn)。這時(shí)可以利用中間的“ =”按鈕將需要觀察的 信號(hào)選到右邊的窗口中，然后單擊“ OK”按鈕。 波形編輯器窗口中已經(jīng)調(diào)入所有的節(jié)點(diǎn)信號(hào)，在為編輯窗口 輸入信號(hào)設(shè)定必要的測(cè)試電平之前，首先需要設(shè)定相關(guān)的仿真參數(shù)。 圖 定制的 ROM 文件的仿真波形 然后設(shè)定仿真時(shí)間長(zhǎng)度。 最后為輸入信號(hào)加上激勵(lì)電平并運(yùn)行仿真器觀察波形。再選擇主菜單“ MAX+plusⅡ ”中的仿真器項(xiàng)“ Simulator”單擊彈出的仿真對(duì)話框中的“ Start”按鈕。 在 MAX+plusⅡ 創(chuàng)建內(nèi)部的 ROM 空間，調(diào)入已生成的 正弦波數(shù)據(jù) 文本文件，并對(duì)已定制的 ROM 文件進(jìn)行編譯后仿真，仿真后所得到的波形時(shí)序如上圖所示，當(dāng)來一個(gè)時(shí)鐘信號(hào)脈沖 inclock 立即從對(duì)應(yīng)的輸入信號(hào) address 取出數(shù)據(jù)送往 q 輸出。 完成正弦信號(hào)發(fā)生器的頂層設(shè)計(jì) library ieee。 use 。 data: in std_logic_vector(11 downto 0)。 end。 inclock:in std_logic。 end ponent。 signal d: std_logic_vector(7 downto 0)。 signal count12: std_logic_vector(11 downto 0)。event and fss =39。 then q1=q1+1。 end process。event and clk=39。 then if count12=111111100000 then count12= data。139。 fss=39。 end if。 end process 2。 end。 系統(tǒng)仿真 (1)運(yùn)行仿真器并觀察分析波形 按照 第 中的方法分別對(duì) 第 中的文件進(jìn)行建立文件夾、輸入設(shè)計(jì)項(xiàng)目VHDL 代碼、存盤、設(shè)計(jì)項(xiàng)目為當(dāng)前文件夾、選擇目標(biāo)器件、啟動(dòng)編譯、建立仿真波形文件步驟。選擇主菜單“ MAX+plusⅡ ”中的仿真器項(xiàng)“ Simulator”單擊彈出的仿真對(duì)話框中的“ Start”按鈕。 根據(jù)頂層文件的 仿真波形 可以從中看出。 clk 所選的時(shí)鐘輸入信號(hào)為 50Mhz，在高速的 clk 的掃描頻率輸入情況下，當(dāng)來一個(gè)上升沿觸發(fā)，計(jì)數(shù)器 count12 計(jì)數(shù)器開始計(jì)數(shù)， data 在給定的初始地址每次加 1，一直加到內(nèi)部信號(hào) count12 為 0FE0H 時(shí)，內(nèi)部信號(hào) Fss 置 1， count12 不為 0FE0H，信號(hào) Fss 置 0，由頂層的 VHDL 硬件邵陽學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 28 描述語言可知，當(dāng) Fss 為上升沿時(shí)，從定制的內(nèi)部 ROM里取一個(gè)數(shù)據(jù)送住引腳 Dout作為信號(hào)輸出。信號(hào)的輸入輸出的時(shí)序流程達(dá)到了VHDL 描述目的。 如圖 所示。帶顏色的小方塊表示已經(jīng)被占用的資源，其數(shù)量恰好等于適配報(bào)告中給 出的數(shù)量。共 12 個(gè) EAB 含 2048 個(gè)存儲(chǔ)位單元，總共 24576 個(gè)存儲(chǔ)位。首先選擇主菜單 MAX+plusⅡ ，再單擊菜單項(xiàng)“ Floorplan Editor”進(jìn)入圖 所示的窗口，然后選擇上方的“ Layout” 菜單，在下拉菜單中先消去“ Full Screen”的對(duì)勾，在選擇“ Device View” ,于是出現(xiàn)了器件引腳編 輯窗口。鎖定的方法是，對(duì) clk，用鼠標(biāo)將 clk 拖到下面芯片的 2 號(hào)引腳上，然后松開鼠標(biāo)。 編程下載和測(cè)試 (1)選“ MAX+plusⅡ ”中的“ Programmer”項(xiàng)。 圖 設(shè)置編程下載方式 圖 通過 JTAG 口向 FPGA下載 SOF 文件 邵陽學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 31 此編程方式對(duì)應(yīng)計(jì)算機(jī)的并行口下載通道，“ MV”是混合電壓的意思，主要指對(duì) Altera 的各類芯核電壓（如 5V、 與 等）的 FPGA/CPLD 都能由此下載。 (2)選實(shí)驗(yàn)電路模式 5（附錄 1）后，用短路帽設(shè)定 時(shí)鐘 頻率。 (4)示波器觀察 波形 圖 f=， A=1， a=0示波器實(shí)拍的 正弦波波形圖 圖 f=1623Hz， A=1， a=0示