【正文】 在波形存儲器內(nèi)的波形抽樣值(二進(jìn)制編碼)經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。每一個點對應(yīng)一個特定的幅度值。若N=4，則共有16種相位值與16種幅度值相對應(yīng)，并將相應(yīng)的幅度值存儲于波形存儲器中，存儲器的字節(jié)數(shù)決定了相位量化誤差。 三角函數(shù)相位與幅度的對應(yīng)關(guān)系波形存儲器的輸出送到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號。DDS在相對帶寬、頻率轉(zhuǎn)換時間、高分辨力、相位連續(xù)性、正交輸出及集成化等一系列性能指標(biāo)方面遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為系統(tǒng)提供的信號源優(yōu)于模擬信號源。其的基本思想是通過一系列固定的、與運算基數(shù)相關(guān)的角度的不斷偏擺以逼近所需的旋轉(zhuǎn)角度。4 各模塊設(shè)計實現(xiàn)原理在前面幾章認(rèn)真分析研究了數(shù)字上變頻器中主要的模塊設(shè)計方法之后，本章主要介紹此次數(shù)字上變頻設(shè)計中主要模塊的設(shè)計實現(xiàn)和驗證。本章詳細(xì)分析了每個模塊的設(shè)計方法和設(shè)計過程中重要因素的考慮以及最后的驗證，為最后實現(xiàn)系統(tǒng)級綜合做好了準(zhǔn)備。數(shù)字上變頻過程中的關(guān)鍵部分是內(nèi)插濾波器設(shè)計和NCO設(shè)計。 數(shù)字上變頻原理圖下面介紹各個模塊的主要設(shè)計步驟和內(nèi)容。我設(shè)計的DDS是由相位累加器counter和正弦波查找表這兩個模塊組成的，其中此設(shè)計中設(shè)計了sinrom和cosrom兩個查找表。這兩個模塊的具體設(shè)計方法步驟如下。加法器完成加法，寄存器將加法器的結(jié)果加以保存作為下一次相加用。在滿足性能的前提下為節(jié)省資源開銷，采用12位的頻率控制字。相位累加器以步長fre_word做累加，產(chǎn)生所需要的頻率控制數(shù)據(jù)；把得到的頻率控制數(shù)據(jù)作為地址對ROM存儲器進(jìn)行尋址。相位累加器的實現(xiàn)程序見附錄一（a）。 DDS原理圖 正弦查找表數(shù)據(jù)存儲器(ROM)實質(zhì)是一個相位/幅度轉(zhuǎn)換電路，ROM中存儲二進(jìn)制碼表示所需合成信號的相位/幅度值，相位寄存器每尋址一次ROM，就輸出一個相對應(yīng)的信號相位/幅度值。根據(jù)，設(shè)置載波頻率控制字為200000000，基帶信號頻率控制字為200000，而時鐘頻率設(shè)為20MHz，又N=32，可知載波頻率為1M，基帶信號頻率為10K。運用altara的IP核，定制加載到LPM ROM中即可得到所需的正弦查詢表ROM。 (a)選擇“Tools”中的“MegaWizard PlugIn Manager…”。 IP核功能類型選擇(c)選擇輸出位數(shù)為12位，深度為4096；其他選擇默認(rèn)即可。 內(nèi)插濾波器設(shè)計HB半帶濾波器和CIC濾波器統(tǒng)稱為內(nèi)插濾波器，主要用來對基帶信號進(jìn)行脈沖整形，提高信號數(shù)據(jù)速率，以便與載波信號混頻。 HB濾波器設(shè)計我們選取窗函數(shù)法中的Kaiser方法。首先在Matlab中輸入“FDAtool” 然后在其彈出的窗口中來設(shè)計濾波器的各項指標(biāo)。在Matlab得到濾波器系數(shù)，并可得到階數(shù)為38，實際系數(shù)為39的低通濾波器系數(shù)。但其值是一組浮點數(shù)，而FPGA器件只是定點數(shù)計算，所以要將浮點數(shù)轉(zhuǎn)換為定點數(shù)，對濾波器系數(shù)進(jìn)行量化，量化結(jié)果采用二進(jìn)制補(bǔ)碼的形式，本文對濾波器的系數(shù)進(jìn)行12比特的量化。 窗函數(shù)設(shè)計濾波器根據(jù)前面對HB半帶濾波器的理論分析以及實際的要求，運用Verliog語言進(jìn)行編程，利用串行算法設(shè)計了一個單級的38階半帶濾波器，輸入為12位，為了不失真，使輸出設(shè)為30位。 hb濾波器模塊 其中，Data_in是輸入信號，即前面輸入的正弦基帶信號，clock為系統(tǒng)時鐘頻率，取20MHz，reset是同步復(fù)位信號，Data_out是FIR輸出。在這個設(shè)計中，主要為了簡便起見，我選擇了設(shè)計單級的CIC濾波器。但在每個間隔2/D的區(qū)間范圍內(nèi)，它們是線性相位的。從效果上來看，CIC濾波器還是一個線性相位濾波器。程序見附錄三。 混頻器設(shè)計 本次設(shè)計中為方便簡單，主要是調(diào)用IP核中的乘法器，具體步驟如下列組圖所示。 乘法器輸入、輸出位寬設(shè)置 輸入分別選擇30bits和12bits，得輸出為42bits。因此本章主要來介紹Modelsim軟件的特點及仿真步驟以及本設(shè)計的仿真驗證結(jié)果。是作FPGA/ASIC設(shè)計的RTL級和門級電路仿真的首選，它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護(hù)IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計的首選仿真軟件?！odelsim主要特點： （1）RTL和門級優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺跨版本仿真； （2）單內(nèi)核VHDL和Verilog混合仿真； （3）源代碼模版和助手，項目管理； （4）集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、Signal Spy、虛擬對象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號值、信號條件斷點等眾多調(diào)試功能； （5）C和Tcl/Tk接口，C調(diào)試； （6）對System C的直接支持，和HDL任意混合 （7）支持System Verilog的設(shè)計功能； （8）對系統(tǒng)級描述語言的最全面支持，System Verilog, System C, PSL。ModelSim分幾種不同的版本：SE、PE、LE和OEM，其中SE是最高級的版本,而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA廠商設(shè)計工具中的均是其OEM版本。ModelSim SE支持PC、UNIX和LINUX混合平臺；提供全面完善以及高性能的驗證功能；全面支持業(yè)界廣泛的標(biāo)準(zhǔn)；Mentor Graphics公司提供業(yè)界最好的技術(shù)支持與服務(wù)。 前仿真 前仿真也稱為功能仿真，主旨在于驗證電路的功能是否符合設(shè)計要求，其特點是不考慮電路門延遲與線延遲，主要是驗證電路與理想情況是否一致。 后仿真后仿真也稱為時序仿真或者布局布線后仿真，是指電路已經(jīng)映射到特定的工藝環(huán)境以后，綜合考慮電路的路徑延遲與門延遲的影響，驗證電路能否在一定時序條件下滿足設(shè)計構(gòu)想的過程，是否存在時序違規(guī)。SDO或SDF的標(biāo)準(zhǔn)時延文件不僅包含門延遲，還包括實際布線延遲，能較好地反映芯片的實際工作情況。 Modelsim 仿真的基本步驟 Modelsim 的仿真主要有以下幾個步驟：建立庫并映射庫到物理目錄；編譯原代碼（包括 Testbench）；執(zhí)行仿真。 仿真工具設(shè)置首先要做的是在對整個原理圖編譯之前執(zhí)行“Assignments”—“Setting”—“EDA tool Setting”—“simulation” ，在Tool name中選擇“Modelsim”，F(xiàn)ormat for output netlist中選擇“Verliog”，Time scale選擇“1ns”然后點擊“OK”即可。 接下來對Modelsim軟件進(jìn)行操作。仿真庫是存儲已編譯設(shè)計單元的目錄，modelsim 中有兩類仿真庫，一種是工作庫，默認(rèn)的庫名為 work,另一種是資源庫。所以編譯前一定要建一個 work 庫，而且只能建一個 work 庫。例如想要對綜合在 cyclone芯片中的設(shè)計做后仿真，就需要有一個名為 cyclone_ver 的資源庫。建立仿真庫的方法是在用戶界面模式下，點 FileNewLibrary 出現(xiàn)下面的對話框，選擇 a new library and a logical mapping to it,在Library Name 內(nèi)輸入要創(chuàng)建庫的名稱，然后 OK，即可生成一個已經(jīng)映射的新庫。 新建工程(b) 、altera_mf,v、一起復(fù)制在新建的up工程文件夾下。 加入文件（2）編寫與編譯激勵測試文件為了對設(shè)計項目進(jìn)行仿真，在完成了項目的Verliog HDL程序開發(fā)后，必須編寫其測試平臺文件。測試平臺文件可以是一個簡單的Verliog HDL程序，它和需要仿真的項目文件的實體對應(yīng)，并且具有相應(yīng)的激勵信號即可。，頂層的描述包括兩個元件，即所測試的設(shè)計項目（Design Under Test,DUT）元件和激勵驅(qū)動器。仿真模型結(jié)構(gòu)的頂層并不包括任何外部端口，僅僅是連接兩個元件的內(nèi)部信號。同時，還需要根據(jù)項目設(shè)計編寫出測試平臺文件。因為VHDL項目文件還需要調(diào)用相應(yīng)的庫文件，因此仿真器還需要訪問VHDL庫資源。功能仿真是在布局布線前的仿真操作，主要驗證VHDL設(shè)計的功能是否滿足設(shè)計要求。 在此設(shè)計中先將加入工程的六個文件編譯成功之后就行開始仿真：選擇“Simulation”—“Start Simulation”。隨后將執(zhí)行裝載過程，并顯示仿真波形，則仿真步驟設(shè)置成功。首先在QuartusII 。（1） DDS仿真 NCO波形 ：其中第一個和第三個是基帶信號I(t)和Q(t),分別是頻率同為10kHz的cos(t)和sin(t)；第二個和第三個是載波信號，分別是頻率為1MHz的cos(wt)h和sin(wt)。（2）內(nèi)插濾波器仿真 內(nèi)插濾波器波形如上圖的波形所示：其中第一個和第二個分別是上、下路經(jīng)過半帶濾波器的信號波形，第三個和第四個分別是上、下分別是上、下路經(jīng)過CIC濾波器后的波形。因此可知這兩個濾波器的設(shè)計亦是正確的。最后一個波形即兩路分別混頻后的相加結(jié)果。6 結(jié)論 (1) 課題研究過程總結(jié)及結(jié)論本課題的研究和設(shè)計，可以大致分成三個階段：理論知識學(xué)習(xí)，系統(tǒng)模塊軟件設(shè)計和系統(tǒng)整體仿真。 在理論知識學(xué)習(xí)階段，我查找了很多的資料，對上變頻的整體實現(xiàn)原理以及各個模塊的實現(xiàn)方法都有了較為深刻的理解。并且我還查閱了不同書籍，學(xué)習(xí)不同的實現(xiàn)方法，進(jìn)行比較從中選出最佳方案。系統(tǒng)模塊的設(shè)計是本課題的重要環(huán)節(jié)。在此階段，我先復(fù)習(xí)了QuartusII軟件以及Verliog HDL硬件語言，當(dāng)然也遇到了大大小小不少的問題，如數(shù)控振蕩器，高效濾波器等的模塊設(shè)計，以及IP核的調(diào)用方法。此外，對時鐘頻率、系統(tǒng)中傳輸?shù)男盘柕男问胶臀粩?shù)，還有基帶信號、載波信號頻率的選擇都是在設(shè)計過程中不斷進(jìn)行修改，從而才能適應(yīng)各方面因素的影響。開始是靠自己琢磨，雖然花費了很多時間，但是卻沒什么成效，最后還是在一位學(xué)長的幫助下學(xué)會的。成功的完成了此次畢業(yè)設(shè)計。此外，我還從中提高了自己分析問題的能力，以及學(xué)會了對一個較為龐大工程的統(tǒng)籌管理，從整體上考慮問題，然后細(xì)化成具體的問題和任務(wù)，再逐一解決完成。但是也是在這樣的過程中，我學(xué)會了堅持，學(xué)會了直面困難，不怕從頭開始，就怕沒有勇氣重新開始。有些問題看似無解，但是只要你拓寬思路，答案就在眼前。謝 辭時光荏苒，寶貴的大學(xué)生涯即將結(jié)束，心中充滿著離愁、惜別和感激，還有對未來的憧憬和激動。感謝所有陪伴我渡過這美好時光的老師、朋友和同學(xué)。在這里，首先要對我的畢業(yè)設(shè)計指導(dǎo)老師鄭展恒表示由衷的感謝。并在我的課題上提供了很多寶貴建議和有用資料，我才得以開拓思維，不斷進(jìn)步，并最終順利完成課題的研究和畢業(yè)論文的撰寫。我還要特別感謝韋照川老師以及他的學(xué)生謝東師兄，他們?yōu)槲业恼n題研究給予了很大的幫助，對我的設(shè)計方案給出了很有力的幫助和指導(dǎo)，還幫我解決了有關(guān)軟件使用問題。還有我的戰(zhàn)友，我們的課題相近，從彼此的交流中也學(xué)習(xí)到了很多的知識，以及積極去克服困難的精神，并享受到了成功的喜悅。我相信這次課題設(shè)計的訓(xùn)練，對我以后的學(xué)習(xí)和工作都有很大的幫助。input clk。output reg[9:0]address。always(posedge clk) begin phaseadder=phaseadder+fre_word。 endendmodule(b).：x=0:1:1024。a=[x。fid=fopen(39。,39。)。%d:%d。,a)。，WIDTH=10。//1024=2*10ADDRESS_RADIX=UNS。CONTENT BEGIN 0 : 512。END。附錄二：半帶濾波器程序：`timescale 1ns / 1psmodule hb(Data_out,Data_in,clock,reset)。b111110111111, b1 =1239。b000001001001, b3 =1239。b111110101100, b5 =1239。b000001100001, b7 =1239。b111110001011, b9 =1239。b000010001111, b11=1239。b111101000111, b13=1239。b000100000011, b15=1239。b111001001101, b17=1239。b010100010111, b19=1239。 output [29 : 0] Data_out。input clock,reset。integer k。// 完成移位的功能always (posedge clock) if(reset == 0) begin for(k=1。 k=k+1) Samples[k] = 0。