【正文】 A在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域已經(jīng)得到了廣泛的應(yīng)用。具體介紹如下：（1）可編程輸入/輸出單元（I/O單元） 目前大多數(shù)FPGA的I/O單元被設(shè)計(jì)為可編程模式，即通過軟件的靈活配置，可適應(yīng)不同的電器標(biāo)準(zhǔn)與I/O物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動(dòng)電流的大小等。一般來說，比較經(jīng)典的基本可編程單元的配置是一個(gè)寄存器加一個(gè)查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。嵌入式塊RAM可以配置為單端口RAM、雙端口RAM、偽雙端口RAM、CAM、FIFO等存儲(chǔ)結(jié)構(gòu)。 除了塊RAM，Xilinx和Lattice的FPGA還可以靈活地將LUT配置成RAM、ROM、FIFO等存儲(chǔ)結(jié)構(gòu)。其實(shí)布線資源的優(yōu)化與使用和實(shí)現(xiàn)結(jié)果有直接關(guān)系。FPGA的開發(fā)流程一般如圖2一2所示，包括電路設(shè)計(jì)、設(shè)計(jì)輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實(shí)現(xiàn)與布局布線、時(shí)序仿真與驗(yàn)證、板級(jí)仿真與驗(yàn)證，以及芯片編程與調(diào)試等主要步驟。對(duì)于設(shè)計(jì)軟件，一般是每個(gè)FPGA提供商就有一套專門設(shè)計(jì)用的軟件。（2）測(cè)試平臺(tái)法：為設(shè)計(jì)模塊專門設(shè)計(jì)的仿真程序，可以實(shí)現(xiàn)對(duì)被測(cè)模塊自動(dòng)輸入測(cè)試矢量，并通過波形輸出文件記錄輸出，便于將仿真結(jié)果記錄歸檔和比較。，再通過原理圖連接，其中利用了Matlab2007的輔助，具體內(nèi)容步驟在下文將做出詳細(xì)介紹。如只取原實(shí)信號(hào)的正頻部分z(t)(由于z(t)只含有正頻分量，故z(t)為復(fù)信號(hào))，那么就把z(t)做x(t)的解析表示，即： （3—1）其中H[x(t)]叫做信號(hào)x(t)的Hilbert變換。將上式乘以，把載頻下移ωc，得到基帶信號(hào)(或稱為零中頻信號(hào))，記為，有： （3—6）其中 ，分別稱為基帶信號(hào)的同相分量和正交分量。將該式進(jìn)行數(shù)字化，引入滿足采樣定理的采樣周期T，則可以寫為： （3—8）簡(jiǎn)寫為： （3—9） 因?yàn)閤a(n)一般為復(fù)信號(hào)，有下式：=，通常上變頻后的信號(hào)只需要取其實(shí)數(shù)部分就足夠了，即 （3—10） 由上式則可得到上變頻的原理框圖如下： 數(shù)字上變頻原理框圖 影響數(shù)字上變頻性能的主要因素模擬上變頻器中，模擬混頻器的非線性和模擬本地振蕩器的頻率穩(wěn)定度、邊帶、相位噪聲、溫度漂移、轉(zhuǎn)換速率等都是人們最關(guān)心和難以徹底解決的問題。從數(shù)字上變頻原理可以看出，影響數(shù)字上變頻器性能的主要因素有五個(gè)：（1）數(shù)控本振所產(chǎn)生的正交本振信號(hào)的頻譜純度；（2）數(shù)字混頻器的運(yùn)算精度；（3）各種濾波器的運(yùn)算精度(包括二進(jìn)制表示的濾波器系數(shù)的精度)；（4）濾波器的階數(shù)；（5）數(shù)字變頻器的系統(tǒng)處理速度。在處理速度這個(gè)問題上，可以通過利用規(guī)模換速度和采用優(yōu)化算法兩種手段提高系統(tǒng)處理速度；總的說來，性能的提高是以資源的消耗為代價(jià)的。而作為載波的DDS輸出波形，其頻率相對(duì)較高。另一種是嚴(yán)格的插值濾波法。 多速率信號(hào)處理 多速率信號(hào)處理理論在軟件無線電系統(tǒng)中，采樣定理的應(yīng)用大大降低了所需的射頻或中頻采樣速率，為后面的信號(hào)實(shí)時(shí)處理奠定了基礎(chǔ)。多速率信號(hào)處理是軟件無線電系統(tǒng)中的基礎(chǔ)理論，它通過內(nèi)插和抽取改變數(shù)字信號(hào)的速率，以適應(yīng)軟件無線電系統(tǒng)中不同模塊對(duì)信號(hào)速率的不同要求，是數(shù)字下變頻和數(shù)字上變頻的重要技術(shù)。實(shí)現(xiàn)采樣率的轉(zhuǎn)換(插值和抽取)的關(guān)鍵問題是如何保證實(shí)現(xiàn)插值或抽取后，信號(hào)所包含的信息不發(fā)生失真。所謂整數(shù)內(nèi)插是先在已知采樣序列x(n) 的相鄰兩個(gè)樣點(diǎn)之間等間隔插入L 1 個(gè)0 值點(diǎn)，然后進(jìn)行低通濾波，即可求得L倍內(nèi)插的結(jié)果。即： （3—11）假設(shè)x(n)的離散傅氏變換為，則ω（m）離散傅氏變換為 （3—12） 內(nèi)插后的信號(hào)頻譜為原始序列頻譜經(jīng)L倍壓縮后得到的譜。 完整的I倍內(nèi)插器方框圖 高效數(shù)字濾波器所謂濾波就是從連續(xù)(或離散)輸入數(shù)據(jù)中濾除噪聲和干擾以提取有用信息的過程，它不但是軟件無線電系統(tǒng)的基礎(chǔ)，也是整個(gè)數(shù)字信號(hào)處理的基礎(chǔ)理論。常用的多速率濾波器有多速率FIR濾波器，積分級(jí)聯(lián)梳狀（CIC）濾波器和半帶（HB）濾波器等。CIC濾波器具有結(jié)構(gòu)簡(jiǎn)單、需要存儲(chǔ)量小，不需要乘法和濾波器系數(shù)存儲(chǔ)，并且通過高速積分環(huán)節(jié)和低速梳狀濾波環(huán)節(jié)減少了中間過程的存儲(chǔ)量等優(yōu)點(diǎn)。單級(jí)積分器的差分方程為：y(n) = y(n1) + x(n) （3—13) 其Z域上的傳遞函數(shù)為： （3—14）（a）所示。單級(jí)梳狀濾波器的差分方程為: y(n) = x(n)x(nRM) （3—15） 其Z域上的傳遞函數(shù)為: （3—16）（b）所示。如果要構(gòu)成一個(gè)N級(jí)的CIC濾波器，將N個(gè)積分器和N個(gè)梳狀濾波器級(jí)聯(lián)即可，其Z域響應(yīng)為: （3—17） 由式(3—17)可知，CIC濾波器的總的頻率響應(yīng)為: （3—18） 式中，為抽樣函數(shù)，通過式（3—18）可以求得N級(jí)級(jí)聯(lián)CIC濾波器的旁瓣抑制為: （3—19）從式(3—19)知，級(jí)聯(lián)級(jí)數(shù)越多，旁瓣衰減越大。因此。另外，濾波器系數(shù)除了中心點(diǎn)n=(N1)/2+1外，所有h(n)的偶次系數(shù)均為零。也就是說信號(hào)是可以恢復(fù)的。與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時(shí)間等優(yōu)點(diǎn)，廣泛使用在電信與電子儀器領(lǐng)域，是無線通信系統(tǒng)實(shí)現(xiàn)設(shè)備全數(shù)字化的一個(gè)關(guān)鍵技術(shù)。某一個(gè)頻率的正弦信號(hào)可以表示為: v(t)=Asin(wt+)=Asin(2pift+) （3—21） 式中，A為正弦波的振幅，w為正弦信號(hào)的頻率(角頻率)，為初始相位。這樣，相位累加器在時(shí)鐘作用下，不斷對(duì)頻率控制字進(jìn)行線性相位累加。每一個(gè)點(diǎn)對(duì)應(yīng)一個(gè)特定的幅度值。 三角函數(shù)相位與幅度的對(duì)應(yīng)關(guān)系波形存儲(chǔ)器的輸出送到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號(hào)。其的基本思想是通過一系列固定的、與運(yùn)算基數(shù)相關(guān)的角度的不斷偏擺以逼近所需的旋轉(zhuǎn)角度。本章詳細(xì)分析了每個(gè)模塊的設(shè)計(jì)方法和設(shè)計(jì)過程中重要因素的考慮以及最后的驗(yàn)證，為最后實(shí)現(xiàn)系統(tǒng)級(jí)綜合做好了準(zhǔn)備。 數(shù)字上變頻原理圖下面介紹各個(gè)模塊的主要設(shè)計(jì)步驟和內(nèi)容。這兩個(gè)模塊的具體設(shè)計(jì)方法步驟如下。在滿足性能的前提下為節(jié)省資源開銷，采用12位的頻率控制字。相位累加器的實(shí)現(xiàn)程序見附錄一（a）。根據(jù)，設(shè)置載波頻率控制字為200000000，基帶信號(hào)頻率控制字為200000，而時(shí)鐘頻率設(shè)為20MHz，又N=32，可知載波頻率為1M，基帶信號(hào)頻率為10K。 (a)選擇“Tools”中的“MegaWizard PlugIn Manager…”。 內(nèi)插濾波器設(shè)計(jì)HB半帶濾波器和CIC濾波器統(tǒng)稱為內(nèi)插濾波器，主要用來對(duì)基帶信號(hào)進(jìn)行脈沖整形，提高信號(hào)數(shù)據(jù)速率，以便與載波信號(hào)混頻。首先在Matlab中輸入“FDAtool” 然后在其彈出的窗口中來設(shè)計(jì)濾波器的各項(xiàng)指標(biāo)。但其值是一組浮點(diǎn)數(shù)，而FPGA器件只是定點(diǎn)數(shù)計(jì)算，所以要將浮點(diǎn)數(shù)轉(zhuǎn)換為定點(diǎn)數(shù)，對(duì)濾波器系數(shù)進(jìn)行量化，量化結(jié)果采用二進(jìn)制補(bǔ)碼的形式，本文對(duì)濾波器的系數(shù)進(jìn)行12比特的量化。 hb濾波器模塊 其中，Data_in是輸入信號(hào)，即前面輸入的正弦基帶信號(hào)，clock為系統(tǒng)時(shí)鐘頻率，取20MHz，reset是同步復(fù)位信號(hào)，Data_out是FIR輸出。但在每個(gè)間隔2/D的區(qū)間范圍內(nèi)，它們是線性相位的。程序見附錄三。 乘法器輸入、輸出位寬設(shè)置 輸入分別選擇30bits和12bits，得輸出為42bits。是作FPGA/ASIC設(shè)計(jì)的RTL級(jí)和門級(jí)電路仿真的首選，它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無關(guān)，便于保護(hù)IP核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。ModelSim分幾種不同的版本：SE、PE、LE和OEM，其中SE是最高級(jí)的版本,而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA廠商設(shè)計(jì)工具中的均是其OEM版本。 前仿真 后仿真后仿真也稱為時(shí)序仿真或者布局布線后仿真，是指電路已經(jīng)映射到特定的工藝環(huán)境以后，綜合考慮電路的路徑延遲與門延遲的影響，驗(yàn)證電路能否在一定時(shí)序條件下滿足設(shè)計(jì)構(gòu)想的過程，是否存在時(shí)序違規(guī)。 Modelsim 仿真的基本步驟 Modelsim 的仿真主要有以下幾個(gè)步驟：建立庫(kù)并映射庫(kù)到物理目錄；編譯原代碼（包括 Testbench）；執(zhí)行仿真。 接下來對(duì)Modelsim軟件進(jìn)行操作。所以編譯前一定要建一個(gè) work 庫(kù)，而且只能建一個(gè) work 庫(kù)。建立仿真庫(kù)的方法是在用戶界面模式下，點(diǎn) FileNewLibrary 出現(xiàn)下面的對(duì)話框，選擇 a new library and a logical mapping to it,在Library Name 內(nèi)輸入要?jiǎng)?chuàng)建庫(kù)的名稱，然后 OK，即可生成一個(gè)已經(jīng)映射的新庫(kù)。 加入文件（2）編寫與編譯激勵(lì)測(cè)試文件為了對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行仿真，在完成了項(xiàng)目的Verliog HDL程序開發(fā)后，必須編寫其測(cè)試平臺(tái)文件。，頂層的描述包括兩個(gè)元件，即所測(cè)試的設(shè)計(jì)項(xiàng)目（Design Under Test,DUT）元件和激勵(lì)驅(qū)動(dòng)器。同時(shí)，還需要根據(jù)項(xiàng)目設(shè)計(jì)編寫出測(cè)試平臺(tái)文件。功能仿真是在布局布線前的仿真操作，主要驗(yàn)證VHDL設(shè)計(jì)的功能是否滿足設(shè)計(jì)要求。隨后將執(zhí)行裝載過程，并顯示仿真波形，則仿真步驟設(shè)置成功。（1） DDS仿真 NCO波形 ：其中第一個(gè)和第三個(gè)是基帶信號(hào)I(t)和Q(t),分別是頻率同為10kHz的cos(t)和sin(t)；第二個(gè)和第三個(gè)是載波信號(hào)，分別是頻率為1MHz的cos(wt)h和sin(wt)。因此可知這兩個(gè)濾波器的設(shè)計(jì)亦是正確的。6 結(jié)論 (1) 課題研究過程總結(jié)及結(jié)論本課題的研究和設(shè)計(jì)，可以大致分成三個(gè)階段：理論知識(shí)學(xué)習(xí)，系統(tǒng)模塊軟件設(shè)計(jì)和系統(tǒng)整體仿真。并且我還查閱了不同書籍，學(xué)習(xí)不同的實(shí)現(xiàn)方法，進(jìn)行比較從中選出最佳方案。在此階段，我先復(fù)習(xí)了QuartusII軟件以及Verliog HDL硬件語言，當(dāng)然也遇到了大大小小不少的問題，如數(shù)控振蕩器，高效濾波器等的模塊設(shè)計(jì)，以及IP核的調(diào)用方法。開始是靠自己琢磨，雖然花費(fèi)了很多時(shí)間，但是卻沒什么成效，最后還是在一位學(xué)長(zhǎng)的幫助下學(xué)會(huì)的。此外，我還從中提高了自己分析問題的能力，以及學(xué)會(huì)了對(duì)一個(gè)較為龐大工程的統(tǒng)籌管理，從整體上考慮問題，然后細(xì)化成具體的問題和任務(wù)，再逐一解決完成。有些問題看似無解，但是只要你拓寬思路，答案就在眼前。感謝所有陪伴我渡過這美好時(shí)光的老師、朋友和同學(xué)。并在我的課題上提供了很多寶貴建議和有用資料，我才得以開拓思維，不斷進(jìn)步，并最終順利完成課題的研究和畢業(yè)論文的撰寫。還有我的戰(zhàn)友，我們的課題相近，從彼此的交流中也學(xué)習(xí)到了很多的知識(shí)，以及積極去克服困難的精神，并享受到了成功的喜悅。input clk。always(posedge clk) begin phaseadder=phaseadder+fre_word。a=[x。,39。%d:%d。，WIDTH=10。CONTENT BEGIN 0 : 512。附錄二：半帶濾波器程序：`timescale 1ns / 1psmodule hb(Data_out,Data_in,clock,reset)。b000001001001, b3 =1239。b000001100001, b7 =1239。b000010001111, b11=1239。b000100000011, b15=1239。b010100010111, b19=1239。input clock,reset。// 完成移位的功能always (posedge clock) if(reset == 0) begin for(k=1。