常用組合邏輯模塊三-閱讀頁(yè)
2025-05-18 18:40本頁(yè)面
【正文】 句； * LOOP語(yǔ)句； * EXIT語(yǔ)句； * NULL語(yǔ)句 。 使用的庫(kù) use 。 輸入信號(hào)為 a， b y: out std_logic)。 architecture and_str of and_ent is 實(shí)體 and_ent的結(jié)構(gòu)體 ， 該結(jié)構(gòu)體名稱為 and_str begin y=a and b。 例 :用 VHDL描述 2輸入端與門電路 。 END example1； 39 用 VHDL描述基本邏輯器件 【 例 】 兩輸入端或門的描述 LIBRARY IEEE。 ENTITY h_adder IS PORT(a,b:IN STD_LOGIC。 END h_adder。 co=a AND b。 a b so co 40 用 VHDL描述基本邏輯器件 【 例 】 半加器的描述 LIBRARY IEEE； USE LOGIC ENTITY mux21 IS PORT（ a， b： IN STD LOGIC； s： IN STD LOGIC； y： OUT STD LOGIC） ； END mux21； ARCHITECTURE example3 OF mux21 IS BEGIN y=a WHEN s=’0’ ELSE b； END ARCHITECTURE example3； a b s y 41 用 VHDL描述基本邏輯器件 【 例 】 2選 1數(shù)據(jù)選擇器的描述 42 用 VHDL描述基本邏輯器件 例 :四選一電路 LIBRARY IEEE； USE ； ENTITY mux4 IS PORT(input: IN STD_LOGIC_VECTOR (3 DOWNTO 0)； sel : IN STD_LOGIC_VECTOR (1 DOWNTO 0)； y: OUT STD_LOGIC)； END mux4； ARCHITECTURE rtl OF mux4 IS BEGIN PROCESS(input, sel) BEGIN IF(sel=″00″) THEN y=input(0)； ELSIF(sel=″01″) THEN y=input(1)； ELSIF(sel=10) THEN y=input(2)； ELSE y=input(3)； END IF； END PROCESS； END rtl； 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn) 競(jìng)爭(zhēng) (Race) 由于電路中各個(gè)信號(hào)通過的路徑不同，當(dāng)加到某個(gè)門電路的兩個(gè)信號(hào)同時(shí)向相反方向變化時(shí)： (1) 變化時(shí)間有微小差異。 這就是組合電路的 競(jìng)爭(zhēng) 現(xiàn)象。工程上也稱為毛刺。 44 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn) 有競(jìng)爭(zhēng)無(wú)冒險(xiǎn) 有競(jìng)爭(zhēng)有冒險(xiǎn) A B F 45 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn) 冒險(xiǎn)的類別 因?yàn)樾盘?hào)經(jīng)不同路徑傳輸后，到達(dá)電路中某一會(huì)合點(diǎn)的時(shí)間差異產(chǎn)生的冒險(xiǎn)稱為 邏輯冒險(xiǎn) 。 ABYΔ tABUI L ( m a x )UI L ( m a x )47 關(guān)門電平，當(dāng)輸入電平大于此值時(shí)，輸入值就不能處于穩(wěn)定的低電平。 及該變量的非 (如 )以外的其它變量為某恒定值， 在邏輯表達(dá)式，令除了某個(gè)邏輯變量 (如變量 A) AAA??例 : F AB A C?? 理論上 ，下面看實(shí)際情況： 1F A A? ? ?令 B=C=1， 則 有險(xiǎn) F A A48 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn) A A39。 F 險(xiǎn)象 ABCAA ’A ’F49 F AB A C??令 B=C=1 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn) 同的卡諾圈，而兩個(gè)卡諾圈相切，即會(huì)產(chǎn)生險(xiǎn)象。 3. 實(shí)驗(yàn)觀測(cè)波形 （功能冒險(xiǎn)） 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn) 51 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn) 冒險(xiǎn)的消除或減弱 1. 增加冗余項(xiàng) （修改邏輯設(shè)計(jì)） F=AB+AC A BC 00 01 11 10 0 1 0 1 0 1 1 0 0 1 F F=AB+AC+BC 52 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn) 2. 引入選通脈沖，使電路穩(wěn)定后輸出 3. 加濾波電容 S C A F B C A F 53 54 作業(yè)： 、 55 訓(xùn)練題：用 Proteus搭建電路實(shí)現(xiàn)以下功能： 32選 1電路 “四舍五入”判別器
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