組合邏輯電路ppt課件-閱讀頁
2025-05-18 03:37本頁面
【正文】 時(shí)，還需要注意根據(jù)半導(dǎo)體數(shù)碼管工作電流的要求，來選擇適當(dāng)?shù)南蘖麟娮琛?shù)據(jù)選擇器是組合邏輯電路中最重要的組件之一，它可作為一個(gè)基礎(chǔ)單元去實(shí)現(xiàn)各種邏輯功能。如果有兩個(gè)地址輸入信號(hào)和四個(gè)數(shù)據(jù)輸入信號(hào)，就稱為四選一數(shù)據(jù)傳送器，其輸出信號(hào)： 對(duì)于Ａ 1Ａ 0的不同取值，Ｙ只能等于～中唯一的一個(gè)。 如果有三個(gè)地址輸入信號(hào)，八個(gè)數(shù)據(jù)輸入信號(hào)，就稱為八選一數(shù)據(jù)選擇器，或者八路數(shù)據(jù)選擇器。 （二）八路數(shù)據(jù)選擇器 （三）數(shù)據(jù)選擇器的應(yīng)用 數(shù)據(jù)選擇器構(gòu)成的無觸點(diǎn)切換電路，用于切換四種頻率的輸入信號(hào)。 解 ：把函數(shù)Ｙ變換成最小項(xiàng)表達(dá)式： 四、數(shù)據(jù)分配器 數(shù)據(jù)分配器能根據(jù)地址信號(hào)將一路輸入數(shù)據(jù)按需要分配給某一個(gè)對(duì)應(yīng)的輸出端，它的操作過程是數(shù)據(jù)選擇器的逆過程。74HC138所構(gòu)成的八路數(shù)據(jù)分配器的邏輯框圖 五、數(shù)據(jù)比較器 在數(shù)字系統(tǒng)中，經(jīng)常需要對(duì)兩組二進(jìn)制數(shù)或二 — 十進(jìn)制數(shù)進(jìn)行比較，用來比較兩組數(shù)字的電路稱為數(shù)字比較器。不但比較兩組數(shù)是否相等，而且還比較兩組數(shù)的大小的數(shù)字比較器稱大小比較器或稱數(shù)值比較器。 （一）一位二進(jìn)制數(shù)值比較器QA﹥ B QA=B QA﹤ BQA﹥ B QA﹤ BQA=BQA﹥ B QA﹤ BQA=B（二）多位數(shù)值比較器 對(duì)于多位數(shù)碼的比較，應(yīng)先比較最高位。 多位數(shù)值比較器的種類很多，下面介紹兩種四位數(shù)值比較器74HC85和 CD4585。2．?dāng)?shù)值比較器的級(jí)聯(lián)輸入端是供各片之間級(jí)聯(lián)使用的。 六、加法器（一）半加器和全加器1．半加器 能夠完成兩個(gè)一位二進(jìn)制數(shù) A和 B相加的組合邏輯電路成為半加器。 半加器的邏輯圖和邏輯符號(hào)a）邏輯圖 b）邏輯符號(hào) 2．全加器 全加是指兩個(gè)多位二進(jìn)制數(shù)相加時(shí)，第 i位的被加數(shù)和加數(shù)以及來自相鄰低位的進(jìn)位數(shù)三者相加，其結(jié)果得到本位和及向相鄰高位的進(jìn)位數(shù)。 全加器的邏輯圖和邏輯符號(hào)a）邏輯圖 b）邏輯符號(hào) （二）多位二進(jìn)制加法器 多位加法器的實(shí)現(xiàn)電路還有其它形式，讀者可參閱有關(guān)部資料。 數(shù)字電子技術(shù)基礎(chǔ)習(xí)題數(shù)字電子技術(shù)基礎(chǔ)習(xí)題第三節(jié) 其它組合邏輯電路 一、只讀存儲(chǔ)器半導(dǎo)體存儲(chǔ)器是一種能存儲(chǔ)大量二進(jìn)制數(shù)據(jù)信息的半導(dǎo)體器件。它不僅能用來存儲(chǔ)數(shù)據(jù)，而且能實(shí)現(xiàn)組合邏輯函數(shù)。與 RAM不同的是， ROM的數(shù)據(jù)在寫入以后不能用簡(jiǎn)單、迅速的方法隨時(shí)更改，因此，在正常運(yùn)行時(shí)，它所存儲(chǔ)的數(shù)據(jù)是固定不變的，即只能讀出，一般情況下不能再寫入（改寫）。 （一）固定 ROM 固定 ROM存儲(chǔ)的內(nèi)容是在制造時(shí)利用掩模技術(shù)根據(jù)用戶的要求制造的，出廠后不能更改。固定 ROM可用二極管、雙極型管和 MOS管等三種器件來構(gòu)成存儲(chǔ)單元。 以最簡(jiǎn)單的 NMOS44位（ 4字節(jié)，每字節(jié) 4位二進(jìn)制數(shù)）存儲(chǔ)矩陣為例，說明 ROM的原理。 現(xiàn)場(chǎng)可編程門陣列 FPGA，通用陣列邏輯 GAL等器件
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