【正文】 準，等長差范圍設(shè)置為0500mil。但這些方法只能對設(shè)計做微小的調(diào)整，其實很難從根本上解決問題。在此整理出來供大家參考。沒錯，這就是Intel新研究出來的新方法，官方名稱為“Tabbed Routing”。圖15 Tab routing方法這種方法可以增加兩根線之間的互容特性而保持其電感特性幾乎不變，而增加的電容可以有效控制每一層的的阻抗，減小外層的遠端串擾。圖16 HFSS仿真結(jié)果由仿真結(jié)果可以看出來，該方法對阻抗和遠端串擾確實可以很好的平衡，當然，對于Tab的尺寸，需要根據(jù)實際PCB做詳細的仿真設(shè)計，Intel也提供了一些Tool可以參考。 ADD/CMD/CTRL終端電阻取值假設(shè)ADD電路如下，工作在2400MTs(Add/)，發(fā)送端為U16,采用FlyBy結(jié)構(gòu)到五組DRAM芯片，每組DRAM采用T結(jié)構(gòu)（實際Layout中，Top面一個DRAM芯片，Bottom面一個DRAM芯片），T型長度的Stub為77mil, 終端電阻為32歐姆。那么如何才能得到最優(yōu)化的波形呢，下面通過掃描終端電阻的值看看是否會提高信號質(zhì)量，通過HyperLynx的Sweep功能，設(shè)置終端電阻阻值為27，33，39，45四個阻值。圖19 Sweep設(shè)置U5（距離Controller最近）的眼圖如下，依次對應(yīng)終端電阻阻值為27，33，39，45歐姆：U4的眼圖如下，依次對應(yīng)終端電阻阻值為27，33，39，45歐姆：U3的眼圖如下，依次對應(yīng)終端電阻阻值為27，33，39，45歐姆：U2的眼圖如下，依次對應(yīng)終端電阻阻值為27，33，39，45歐姆U1的眼圖如下，依次對應(yīng)終端電阻阻值為27，33，39，45歐姆從上面的波形可以看出來，對應(yīng)每一個DRAM的第三張波形都是最好的，也就是說對應(yīng)39歐姆的終端電阻可以得到最優(yōu)化的波形。如果采用菊花鏈結(jié)構(gòu)，如圖21所示，在只插DIMM0的情況下，同樣會有Stub影響。而如果增加DIMM0和DIMM1的距離，其Stub會變得更長，信號質(zhì)量沒有辦法得到控制。所以最終選擇方案一作為最終方案。如果時間有限，需要對設(shè)計做快速評估，用HyperLynx做快速仿真也是可以參考的，在下面的例子中，假設(shè)一個Conntorller需要驅(qū)動兩根DIMM或者兩顆內(nèi)存顆粒，系統(tǒng)工作在2400Mb/s, TL2和TL3的長度可以用來大概評估PCB Stub長度加上Connector長度加上內(nèi)存條長度。從這個簡單的仿真可以看出來，Stub對于信號質(zhì)量的影響還是很明顯的，特別對于一根內(nèi)存槽懸空的狀態(tài)下，上面的例子中，Stub達到1000 mil的時候，在只插一根內(nèi)存的情況下，眼圖已經(jīng)非常糟糕，所以在實際設(shè)計中，需要在設(shè)計成本和信號速率之間進行均衡，取舍。圖22 數(shù)據(jù)線仿真拓撲在Stub長度為500mil的時候，兩根內(nèi)存都插和只插一根的眼圖如下：在Stub長度為1000mil的時候，兩根內(nèi)存都插和只插一根的眼圖如下：在用Intel的芯片作為DDR Controller做設(shè)計的時候，Intel所提供的SI Model可以提供一個比較完整的仿真，Intel所提供的Simulation Deck中，包含了DDR連接器，DIMM模型，如果能找到和實際項目匹配的模型，可以替換Deck中的模型，如果找不到模型，直接用Deck中所提供的模型也是非常有參考意義的。Intel SISTAI仿真Intel所提供的Memory Bit Error Rate Executable (MBERE) tool集成在其Intel SISTAI(Signal Integrity Support Tools for Advanced Interfaces)網(wǎng)站系統(tǒng)上面，SISTAI可以進行PCIE，SATA, USB,QPI等等高速信號的仿真，DDR4仿真模塊為MBER, 其基本思想是先基于Hspice產(chǎn)生一個Step Response, ，產(chǎn)生Worse Case的眼圖，大致仿真流程如下： DDR通道建模Intel的仿真基于10根線模型，八根DQ線加上兩根DQS線，可以用Intel提供的CausalW Element Tool來產(chǎn)生W Element models, 也可以用ADS，Hspice等工具對傳輸線建模，對于PostLayout來說，可以使用PowerSI, Siwave等軟件提取DDR通道的S參數(shù)。圖23 DDR數(shù)據(jù)線建模 Hspice仿真Intel仿真模型還是比較詳細，提供了各種模型以及各種不同情況下的Simulation Deck, 在實際仿真的時候，需要用實際設(shè)計的模型替換Deck中的參數(shù)，以S參數(shù)為例，假設(shè)提取了整個DDR通道的S參數(shù)，那么需要在pcakage的參數(shù)之后加入PCB通道模型，如下圖第二個紅框所示，之前的一些參數(shù)，可以刪除或者加上*號來Block掉。圖28 SISTAI仿真結(jié)果Intel的文件中也提供了Spec可以對仿真結(jié)果進行對比判斷表5 DQ Write Eye Target Minimums表6 DQ Read Eye Target Minimums3DDR4 RMT Margin測試Fail問題實例該設(shè)計采用Intel HaswellEP CPU作為DDR4 Controller, 采用3DPC(DIMM Per Channel)的設(shè)計，如下圖29所示。圖29 DDR4設(shè)計拓撲 問題描述主板做好后，需要對DDR4信號進行測試驗證，但是對于內(nèi)存條類的DDR4，測試點非常難找，測試結(jié)果也很不準確，所有選擇只測試Memory Margin。表6 RMT測試結(jié)果 Memory Margin Test上面說了RMT測試Fail,但是RMT測試是什么呢？下面對Memory的一般測試做大概介紹。 通常是采用示波器測試對DDR信號線在讀寫時的信號質(zhì)量，但是這種測試存在很大的局限性，比如DDR信號到達每一個Component端的測點無法被點測到，測試點往往距離芯片pad還有一段距離，需要一些額外的測試設(shè)備，這樣勢必會影響準確性，另外，DDR信號讀寫分離一直都比較難處理，即使使用儀器廠商提供的專業(yè)測試軟件，也往往看不到非常準確的波形，還有測試點只位于芯片外部, Memory Controller內(nèi)部對信號Timing的調(diào)整無法被測到，所以在采用示波器測試波形之外, 還非常有必要進行Memory Margin測試。調(diào)節(jié)VREF并不會影響信號傳輸?shù)牟ㄐ? 因為VREF只是芯片接收端(Controller或DRAM)判斷輸入為0或1的判斷依據(jù)。這個時候一些專門的測試軟件就比較方便，比如Intel就提供了RMT和EVTS做為DDR Margin測試。所得到的結(jié)果不僅僅包含VREF Margin, 還包含Write/Read Timing Margin, ADD/CMD Timing Margin…而EVTS是對RMT的一個補充，可以進行perbit margin測試，如果Margin不佳，左右或上下不對稱的時候，可以用EVTS 2D Margin來了解成因是否為眼圖形狀所致。同時，用這些樣品在Intel CRB(Custom reference board)上進行測試，卻是可以PASS的。然而對于DDR來說，如上面所描述，各項設(shè)計指標都滿足相關(guān)設(shè)計規(guī)則，僅僅通過經(jīng)驗猜測，改版，測試的方式來做，無疑毫無效率性和針對性而言，而通過仿真的方法，來做各種各樣不同Case的仿真，找到對于提高Margin比較明顯的改善點，然后修改Layout，就比較有針對性，也避免了多次改版所帶來時間和費用上的浪費。圖33 PCB Layout冷靜一下，再仔細分析，對比主板和Intel CRB的PCB設(shè)計，果然在這邊存在差異，CRB板子L2和L3長度大概為398 mil, 而我們的主板L2和L3長度大概為462 mil, 確實有差異，既然這邊的長度有差異，從前面我們的分析來看，仿真結(jié)果也肯定會有差異，我們來仿真看看，如前面所說，Intel SISTAI只能提供仿真數(shù)據(jù)，而無法顯示波形，仿真結(jié)果整理如下圖。那么，縮小L2,L3的長度以后，仿真結(jié)果是不是會改善呢？由于PCB和Connector本身差異，我們的主板L2和L3最短只能縮小到410 mil左右，那么，PCB改善后的結(jié)果如何呢？仿真數(shù)據(jù)如下表。這個仿真雖然不是非常準確，但是也是可以看出來Stub對信號質(zhì)量的影響。至此，對于此Case的分析和仿真基本結(jié)束，DIMM to DIMM之間的長度以及DIMM插槽針腳長度（以及PTH VIA Stub）所造成的Stub對于提高信號Margin有一定的貢獻，所以在針對3DPC(DIMM per Channel)的設(shè)計，在設(shè)計初期，就應(yīng)該盡可能減小DIMM TO DIMM的長度，對于板厚比較大的Case，盡可能把DDR走線靠近Bottom面，以減小Stub對信號質(zhì)量的影響。其次從Layout角度來看，DDR不像串行總線一樣，只有幾對差分線，問題很容易定位，而DDR一旦出現(xiàn)問題，如果定位問題，成為眾多設(shè)計者感到棘手的問題，需要做大量的測試和實驗。本文針對DDR設(shè)計中普遍存在的一些困惑，先是對DDR4的新技術(shù)和關(guān)鍵技術(shù)做了大概描述，然后介紹了DDR4目前的仿真方法，以及Intel對于DDR4的仿真Solutio