【正文】 9。 else count=0000000。 end if。END fun。時計時器（hour）在時計時器的 clkh 輸入一個周期為 5ns 的時鐘信號；清 0 端（reset）前面一小段（100ns）為低電平，后面均為高電平；置數(shù)端（set）前面一小段（200ns）為低電平，后面均為高電平；時重置端（h1）可設置數(shù)值為 20 時，保存波形圖，進行仿真，產生如下波形： 圖 33 時計時器信號由上述波形可以清楚的看到：當清 0 信號（reset ）無效時，時計時器置數(shù)，從 20 時開始計數(shù)，到 23 時回到 0，并且從 enhour 輸出一個高電平。use 。東北石油大學本科生課程設計（論文）13ENTITY hour ISPORT(clk,reset: IN STD_LOGIC。END entity hour。BEGIN daout = count。039。 elsif (clk39。139。 else count=000000。 elsif(count 1624) then count = count + 1。 end if。 end process。時計時器是一個 24 進制的計數(shù)器，它從分組件的脈沖信號輸出端接受脈沖信號，每當一個脈沖信號來時，時就自動加 1，并且輸出個信號給時組件，直到計滿 24，再將本身清零。 時間顯示 Deled（VHDL 語言）代碼如下：LIBRARY ieee。use 。 led: OUT std_logic_vector(6 downto 0))。ARCHITECTURE fun OF deled ISBEGIN led = 1111110 when num= 0000 else 0110000 when num= 0001 else 1101101 when num= 0010 else 1111001 when num= 0011 else 0110011 when num= 0100 else 1011011 when num= 0101 else 1011111 when num= 0110 else 1110000 when num= 0111 else 1111111 when num= 1000 else 1111011 when num= 1001 else 1110111 when num= 1010 else 0011111 when num= 1011 else 1001110 when num= 1100 else 0111101 when num= 1101 else 1001111 when num= 1110 else 1000111 when num= 1111 。Deled 模塊是一個簡單的電路，它的功能將時、分、秒三個組件中所計的數(shù)編碼后，能對應在七段數(shù)碼管山顯示成數(shù)字形式。use 。ENTITY alert ISPORT(clk : IN STD_LOGIC。speak: OUT STD_LOGIC。END alert 。東北石油大學本科生課程設計（論文）15signal count1: std_logic_vector( 1 downto 0)。if (clk 39。139。elsecount1 = count1 + 1。 end if。end process speaker。elsif (count = 01) thenlamp = 010 。end if。else count = 00。 end if。END fun 。 譯碼模塊 seltime（VHDL 語言）代碼如下：LIBRARY ieee。use 。sec,min : IN STD_LOGIC_VECTOR(6 downto 0)。daout : OUT STD_LOGIC_vector (3 downto 0)。END seltime。BEGIN sel = count。039。 elsif (clk1 39。139。 else count = count + 1。 end if。 when 001 = daout(3) = 39。 daout(2 downto 0) = sec (6 downto 4)。 when 011 = daout(3) = 39。 daout(2 downto 0) = min (6 downto 4)。 when others = daout(3 downto 2) = 00。 end case。譯碼模塊時時鐘顯示的最重要的部件，它的功能時將時、分、秒共六位譯碼輸出顯示在六位的 led 顯示器上。東北石油大學本科生課程設計（論文）18第 4 章 數(shù)字鐘的頂層文件設計 設計說明建立數(shù)字鐘的頂層文件就是將已經設計好的各個功能組件組合調用，連成一個整體，使整個系統(tǒng)按照設計要求在實際中工作起來。use 。speaker: out std_logic。sel: out std_logic_vector(2 downto 0)。end clock_top。daout: out std_logic_vector(6 downto 0)。END COMPONENT。enhour: OUT STD_LOGIC。東北石油大學本科生課程設計（論文）19END COMPONENT。 daout: out std_logic_vector(5 downto 0))。*************************************************COMPONENT alertPORT(clk: IN STD_LOGIC。lamp: out std_logic_vector(2 downto 0)。END COMPONENT。sec,min:in std_logic_vector(6 downto 0)。daout: out std_logic_vector(3 downto 0)。END COMPONENT。led: out std_logic_vector(6 downto 0))。*************************************************signal ledout: std_logic_vector(6 downto 0)。signal second_daout,minute_daout:std_logic_vector(6 downto 0)。signal seltime_daout:std_logic_vector(3 downto 0)。b=ledout(1)。d=ledout(3)。f=ledout(5)。dp=39。u1: second port map(reset=reset,clk =clk,setmin =setmin,enmin =enmin_re,daout =second_daout)。u3:hour port map(clk =enhour_re,reset=reset,daout =hour_daout)。u5:seltime port map(clk1 =clkdsp,reset=reset,sec =second_daout,min =minute_daout,hour =hour_daout,daout =seltime_daout,sel =sel)。end a。 圖 52 秒計時器進位波形由上述波形可以清楚的看到：秒計時器開始計時，當?shù)竭_ 59 秒后，秒計時器 sec又從 0 開始計時，同時分鐘 min 加了 1，為 58 分。 數(shù)字鐘的仿真編譯完成后，進入新建文件狀態(tài)。點擊右鍵輸入節(jié)點。 按引腳連線，如下圖一，連線后測試成功 整點報時正常。在我校即將迎來 50 周年大慶的小學期里我們開設了 EDA 技術這門課程，在老師的精心教導下我學會了QuartusⅡ軟件的安裝及使用。在初學時我對密密麻麻的線路有些頭疼，但漸漸了解后我竟然迷戀上了繪圖，每當精心繪制完一個原理圖運行成功后，,我也遇到了各種各樣的問題,去圖書館借閱資料，上網(wǎng)查詢有關信息，經過努力后先后完成了八位全加器的串行與并行。東北石油大學本科生課程設計（論文）27參考文獻[1] 潘松，王國棟，VHDL 實用教程〔M〕.成都:電子科技大學出版社，2022.(1)[2] 崔建明主編，電工電子 EDA 仿真技術 北京：高等教育出版社，2022[3] 李衍編著，EDA 技術入門與提高王行 西安：西安電子科技大學出版社，2022[4] 侯繼紅, 李向東主編，EDA 實用技術教程 北京：中國電力出版社，2022[5] 沈明山編著，EDA 技術及可編程器件應用實訓 北京：科學出版社，2022 [6] 石俊斌， PLD 開發(fā)中提高 VHDL 的綜合質量，單片機與嵌入式系統(tǒng)應用，2022 年，第 4 期[7] 孫富明， EDA 工具的 FPGA 設計，電子技術應用，2022 年 12月，第 1 期 [8] 盧杰， ：科學出版社，2022[9] 鄭家龍，王小海，：高等教育出版社，2022[10] 李國麗，：中國科技大學出版社，2022