【正文】 為數(shù)據(jù)鍵數(shù)據(jù)， DATA_F 為功能鍵數(shù)據(jù)， CLK 為時鐘信號， FLAG_N 為數(shù)據(jù)鍵數(shù)據(jù)標(biāo)志，F(xiàn)LAG_F 為功能鍵數(shù)據(jù)標(biāo)志， ENLOCK 為開鎖信號， DATA_BCD 為輸出信號。 電子密碼鎖設(shè)計 20 4 單元電路設(shè)計 電子密碼鎖設(shè)計 21 圖 41單元電路 圖 （ 1）顯示緩沖器 圖 42 顯 示緩沖器的程序源代碼 LIBRARY IEEE。 ENTITY disp_buf IS PORT( clk :IN STD_LOGIC。 同步加載使能 wr :IN STD_LOGIC。 地址輸入 sdata :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 并行加載數(shù) dataout :OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 ARCHITECTURE rtl OF disp_buf IS BEGIN 同步加載寄存器 電子密碼鎖設(shè)計 22 PROCESS(clk) BEGIN IF(clk39。139。139。 ELSIF(wr=39。)THEN 串行加載 CASE addr IS WHEN 0000= dataout(3 DOWNTO 0)=sdata。 WHEN 0010= dataout(11 DOWNTO 8)=sdata。 WHEN OTHERS= dataout(3 DOWNTO 0)=sdata。 END IF。 END PROCESS。 波形圖 43如下： 圖 43 顯示緩沖器是一個可以同步并行加載信號 ,并且可以寫入 LED 管數(shù)據(jù)的寄存器組。其中 CLK 為全局時鐘， LD為同步加載使能信號，DATA 為并行加載數(shù)據(jù)， DATAOUT 為寄存器輸出， ADDR 為單 LED 管數(shù)據(jù)寫 入的地址， SDATA 為單 LED 管數(shù)據(jù)寫入的數(shù)據(jù)， WR為寫入信號。 USE 。 ENTITY ledmux IS PORT( datain :IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 地址 dataout :OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 ARCHITECTURE rtl OF ledmux IS BEGIN 多路選通器 PROCESS(datain,ledaddr) BEGIN CASE ledaddr IS WHEN0000=dataout=datain(3 DOWNTO 0)。 WHEN0010=dataout=datain(11 DOWNTO 8)。 WHEN OTHERS=null。 END PROCESS。 波形 圖 45如下： 圖 45 多路選通器（ MUX）的外部接口如上圖所示。 LEDADDR 為當(dāng)前顯示的 LED 管的地址，它是掃描模塊的輸出。 （ 3）時鐘發(fā)生器 圖 46 時鐘發(fā)生器的程序源代碼 LIBRARY IEEE。 USE 。 ENTITY led_clk_gen IS PORT(clk_4M :IN STD_LOGIC。 END led_clk_gen。 SIGNAL CLK_DISPLAY,CLK_KEYBOARD:STD_LOGIC_VECTOR(1 DOWNTO 0)。 Signal Q:STD_LOGIC_VECTOR(22 DOWNTO 0)。 BEGIN PROCESS(CLK_4M) BEGIN IF CLK_4M39。139。 END IF。 CLK_DEBOUNCE=Q(0)。 產(chǎn)生鍵盤的掃描信號 CLK_DISPLAY=Q(5 DOWNTO 4)。 CLK_SCAN=SEL。 END rtl。時鐘發(fā)生器的輸入時全局時鐘 CLK，輸出信號時掃描時鐘 CLK_SCAN。 （ 4）掃描信號發(fā)生器 圖 48 掃描信號發(fā)生器的程序源代碼 LIBRARY IEEE。 USE 。 掃描時鐘，周期 300HZ ledaddr :OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 輸出掃描信號 END ledscan。 BEGIN 電子密碼鎖設(shè)計 27 計數(shù)器進程 PROCESS(clk_scan) BEGIN IF(clk_scan39。139。high) THEN t=0。 END IF。 END PROCESS。 片選信號輸出 PROCESS(t) BEGIN CASE t IS WHEN 0=ledsel=0001。 WHEN 2=ledsel=0100。 WHEN OTHERS=ledsel=0001。 END PROCESS。 波形 圖 49如下： 電子密碼鎖設(shè)計 28 圖 49 掃描信號發(fā)生器的外部接口如上圖所示。 （ 5）顯示模塊 圖 410 顯示模塊的程序源代碼 LIBRARY IEEE。 ENTITY decoder7 IS PORT( bcd :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 譯碼輸出 END decoder7。 BEGIN indata=bcd。 when 0001=dout=0110000。 when 0011=dout=1111001。 when 0101=dout=1011011。 when 0111=dout=1110000。 when 1001=dout=1111011。 其余時候管子全部熄滅 end case。 end rtl。 BCD 為 4 比特的 BCD 碼輸入， DOUT 為輸出，寬帶為 7 為，即送到 LED 管顯示用的七段碼，即信號 a、 b、 c、 d、 e、 f和 g。所以 4 個數(shù)碼管就需要 16 位的存儲器。掃描信號用于選擇片選信號，片選信號依次并循環(huán)地選通各個 LED 管時鐘發(fā)生器，通過對全局時鐘的分頻得到掃描模塊所需的時鐘。該顯示電路的工作過程如下 :寄存器所存儲的數(shù)據(jù)經(jīng)由數(shù)據(jù)選擇器送到譯碼電路 , 將其轉(zhuǎn)換成七段顯示器的顯示碼 , 轉(zhuǎn)送到七段顯示器 , 數(shù)據(jù)選擇與顯示管選擇必須同步。因為是以掃描的方式輪流被點亮的 , 因此寄存器上的數(shù)據(jù)必須一組一組地分開傳送 , 每次送 4個位 。該密碼鎖具有密碼輸入、密碼清除、密碼激活、電鎖解除和密碼更改等功能 ,用一片復(fù)雜可編程邏輯芯片 CPLD/FPGA 實現(xiàn)，實現(xiàn)了所謂的片上系統(tǒng)，可以極大減少其它分立元件或其它芯片的使用， 有效地縮小了線路板面積，增加了系統(tǒng)的可靠性，大大縮短了系統(tǒng)開發(fā)的周期。由于采用 VHDL 語言進行層次化設(shè)計，用軟件實現(xiàn)硬件電路，具有良好的可移植性，可隨時在線更改邏輯設(shè)計及有關(guān)參數(shù)，充分體現(xiàn)現(xiàn)場可編程器件的優(yōu)越性。 缺點： 由于輸入模塊采用的是機械式鍵盤，其可靠性不是太高，并且在很大程度上影響了其功能的擴展。比如說采用的 4*3 鍵盤的通用機械鍵盤數(shù)量的限制，在很大程度上限制了其功能的擴展。 本次課題的基于 CPLD/FPGA 電子密碼鎖 的設(shè)計 使用 MAX+PLUSⅡ 軟件和 VHDL語言設(shè)計電路，思路簡單，功能明了；不僅可以進行邏輯仿真，還可以進行時序仿真；使用 PLD 器件不僅省去了電路制作的麻煩，還可以反復(fù)多次進行硬件實 驗，電子密碼鎖設(shè)計 32 非常方便地修改設(shè)計，且設(shè)計的電路保密性很強。 （ 2）數(shù)碼清除：按下此鍵可清除前面所有的輸入值，清除為“ 0000”。 （ 4）激活電鎖：按下此鍵可將密碼鎖上鎖。 電子密碼鎖設(shè)計 33 參考文獻 [1] VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計 /侯伯亨 ， 顧新 主編－ 西安：西安電子科技大學(xué)出版社， 2021 [2] VHDL 語言程序設(shè)計及應(yīng)用 / 姜立冬 主編－ 北京：北京郵電大學(xué)出版社， 2021 [3]可編程邏輯系統(tǒng)的 VHDL 設(shè)計技術(shù) /朱明程，孫普 主編－ 南京：東南大學(xué)出版社， 1998 [4] VHDL 數(shù)字系統(tǒng)設(shè)計與高層次綜合 /林敏，方穎 主編－ 北京：電子工業(yè)出版社，2021 [5] CPLD/FPGA 可編程邏輯器件應(yīng)用與開發(fā) /王道憲 主編－ 北京：國防工業(yè)出版社 ， 2021 [6] 一種新型可 編程密碼鎖 /祖龍起，劉仁杰 主編－大連： 大連輕工業(yè)學(xué)院學(xué)報，2021 電子密碼鎖設(shè)計 34 致謝 經(jīng)過 一個月 的忙碌和工作，本次畢業(yè)設(shè)計已經(jīng)接近尾聲，作為一個 大專 生的畢業(yè)設(shè)計，由于經(jīng)驗的匱乏，難免有許多考慮不周全的地方，如果沒有導(dǎo)師的督促指導(dǎo)，以及一起 完成 的同學(xué)們的支持，想要完成這個設(shè)計是難以想象的。 李 老師平日里工作繁多，但在我做畢業(yè)設(shè)計的每個階段，從 開題報告 到查閱資料，設(shè)計草案的確定和修改，中期檢查，等整個過程中都給予了我悉心的指導(dǎo)。除了敬佩老師的專業(yè)水平外， 他 的治學(xué)嚴(yán)謹(jǐn)和科學(xué)研究的精神也是我永遠(yuǎn)學(xué)習(xí)的榜樣，并將積極影響我今后的學(xué)習(xí)和工作。如果沒有 他 們的努力工作，此次設(shè)計的完成將變得非常困難。此次畢業(yè)設(shè)計才會順利完