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電子密碼鎖設(shè)計_畢業(yè)設(shè)計論文-文庫吧

2025-05-12 21:47 本頁面


【正文】 電路功能是否符合設(shè)計要求) (將正確的設(shè)計通過計算機下載到硬件電路上,使其具有與設(shè)計電路相符的邏輯功能) 電子密碼鎖設(shè)計 5 成的。 設(shè)計輸入 MAX + PLUS II軟件的設(shè)計輸入方法有多種多樣,主要包括文本輸入方式、原理圖設(shè)計輸入方式、波形設(shè)計輸入方式、層次設(shè)計輸入方式和低層設(shè)計輸入方式。另外還可以利用第三方 EDA工具生成的網(wǎng)絡(luò)表文件輸入。輸入法不 同,生成的設(shè)計文件也不同,設(shè)計者可以根據(jù)自己的需要靈活掌握。 ( 1)原理圖輸入 利用 MAX + PLUS II提供的各種原理圖庫進行設(shè)計輸入是一種最為直接的、也是我們最容易掌握的一種方法。使用該方法時,通過采用自頂向下的設(shè)計方式,將大規(guī)模的電路分成若干小塊進行設(shè)計。該方法雖然效率較低,但容易實現(xiàn)仿真,便于信號的觀察和電路的調(diào)整。 ( 2)硬件描述語言輸入 MAX + PLUS II包含一個集成的文本編輯程序,適合與輸入和編輯用 Altera硬件描述語言編寫的設(shè)計文件, MAX + PLUS II可以對這些語言 表達的邏輯進行綜合,并將其映射到 Altera的任何器件中。采用語言描述的優(yōu)點是效率較高 ,結(jié)果也較容易仿真,信號觀察也較方便,但語言輸入必須依賴綜合器。 ( 3)波形輸入 波形編輯程序( MAX+PLUS II Waveform Editor)用于建立和編輯波形設(shè)計文件及輸入仿真向量和功能測試向量。波形編輯還有分析儀的功能,設(shè)計者可以通過它查看仿真結(jié)果。 波形設(shè)計輸入最適合于時序和重復的函數(shù)。 MAX+PLUS II Compiler采用先進的波形綜合法,可以根據(jù)用戶定義的輸入 /輸出波形自動生成邏輯關(guān)系。 ( 4)低層編輯 低層編輯程序( MAX+PLUS II F loorpian Editor)簡化了向器件引腳和邏輯單元分配邏輯的過程。設(shè)計方案中使用的表示每種器件的圖形很容易進行邏輯布局,高層的和詳細器件視圖都可以使用設(shè)計者可以在對設(shè)計進行編譯之前分配引腳和邏輯單元,編譯之前分配引腳和邏輯單元,編譯后再來察看或修改結(jié)果。 低層編譯允許設(shè)計者觀察器件中所有已分配的邏輯。任何節(jié)點或引腳都可以被拉到新的位置??梢园堰壿嫹峙浣o專用引腳和邏輯單元,也可以分配給器件中更加合適的區(qū)域。 電子密碼鎖設(shè)計 6 ( 5)層次設(shè)計輸入 層次設(shè) 計可包含幾種不同格式建立的設(shè)計文件,例如原理圖輸入、 HDL設(shè)計輸入、波形設(shè)計輸入和 EDIF網(wǎng)絡(luò)表輸入等。 MAX+PLUSII在設(shè)計方案中支持多級層次,這種靈活性設(shè)計者可以采用最適合設(shè)計中每個部分的設(shè)計輸入方法。 MAX+PLUSII層次顯示程序可以顯示方案的層次結(jié)構(gòu),允許設(shè)計者穿越層次,自動打開適合于每個設(shè)計文件的編輯。 ( 6)網(wǎng)表輸入庫 MAX+PLUSII COMPILER可以與其他 EDA工具接口。采用這種方法輸入,可以把其他軟件系統(tǒng)上設(shè)計的電路直接移植起來,不必重新輸入。MAX+PLUSII軟件可以接 受的網(wǎng)表有 EDIF格式、 VHDL格式及 VERLIOG格式等。在用網(wǎng)表輸入時,必須注意在兩個系統(tǒng)中所采用庫的對應(yīng)關(guān)系,所有庫單元必須一一對應(yīng),才可以成功讀入網(wǎng)表。 設(shè)計處理 MAX+PLUS II 處理一個設(shè)計時, MAX+PLUS II Compile在設(shè)計文件中讀取信息并產(chǎn)生編輯文件和仿真文件,定時分析程序( Timing Analyzer)可分析設(shè)計的定時,信息處理程序( Mesage Processor)可自動定位錯誤。 ( 1)自動錯位定位 MAX+PLUS II 的 Mesage Processor 與 MAX+PLUS II所有應(yīng)用程序通信,可以給出信息(錯誤、警告等)。設(shè)計者可利用他自動打開有錯誤的文件,并一高亮度方式顯示錯誤位置。 ( 2)邏輯綜合與試配 MAX+PLUS II Compiler的邏輯綜合( Logic Synthesis)模塊對設(shè)計方案進行邏輯綜合并能看到設(shè)計實現(xiàn)的真實結(jié)果,該模塊選擇合適的邏輯化簡算法,去除剩余邏輯,確保盡可能有效地使用器件的邏輯資源,還可設(shè)計方案中沒用的邏輯。 邏輯綜合選擇有助于設(shè)計人員引導邏輯綜合的結(jié)果。 Altera提供, NORMAL(正常)、 FAST(快速)、時鐘到輸出的延時、建立時間、和時鐘頻率等。設(shè)計者可以為選定的邏輯功能指定定時要求,也可以把設(shè)計作為一個事例來指定定時要求。 Fitter的報告文件提供詳細信息一說明設(shè)計的定時要求是如何實現(xiàn)的。 ( 4)設(shè)計規(guī)則檢查 MAX+PLUS II Compiler 包括設(shè)計規(guī)則檢查器( Design Doctor)。該程序?qū)z查項目中的所有設(shè)計文件,以發(fā)現(xiàn)在編輯器件中可能存在的可靠性不好的邏輯。 電子密碼鎖設(shè)計 7 設(shè)計規(guī)則可靠性高,涉及到含有異步輸入、行波時鐘、以時鐘為基礎(chǔ)的多級邏輯、置位與清除的配置及 競爭條件等的邏輯。 ( 5)多器件劃分 如果一個設(shè)計文件較大,一個器件放不下的話,可以自動或由用戶控制將一個大的設(shè)計文件劃分成幾個小文件,裝人多個器件中。 注意: 劃分時盡量減少器件的數(shù)量及減少器件通信的引腳數(shù)目。 ( 6)工業(yè)標準輸出格式 MAX+PLUSII Compiler可以建立多種仿真環(huán)境里的網(wǎng)表,這些網(wǎng)表包含結(jié)合后的功能,以及其他標準校驗工具進行器件或板極仿真時使用的定時信息。 以下接口可供使用: ? EDIF 接口 建立 EDIF200和 EDIF300網(wǎng)表。 ? Ve rilog接口 建立與 VerilogXL仿真器一起使用的 Verilog網(wǎng)表。 ? VHDL接口 建立與 VHDL仿真器一起使用的 VHDL網(wǎng)表。 ( 7)編程文件的產(chǎn)生 裝配程序( Assembler)模塊為一個已編譯的設(shè)計創(chuàng)建一個或多個編程目標文件( .pof)、 SRAM目標文件( .sof)或 JEDEC文件( .jed)。MAX+PLUSII編譯器使用這些文件和標準的 A 硬件對器件進行編程。使用工業(yè)標準的其他編程設(shè)備也可對器件編程。此外, MAX+PLUSII可以產(chǎn)生 I格式的十六進制文件( .hex) 、 T文本文件( .ttf)和配置 FLEX8000器件使用的串行位流文件( .sbf)。 設(shè)計校驗 設(shè)計校驗過程包括設(shè)計仿真和定時分析,其作用是測試邏輯操作和設(shè)計的內(nèi)部定時。 ( 1)仿真 編譯成功的設(shè)計不一定完成正確,只是通過仿真才能驗證電路是否正達到設(shè)計要求。 Simulation可分為三種仿真,即邏輯特性 (Functional)仿真、時延特性 (Timing)仿真和鏈接 (Linked)仿真,仿真器利用編譯器產(chǎn)生的數(shù)據(jù)文件工作。 MAX+PLUS II提供了功能編譯選項。此時, 只運行仿真網(wǎng)表的提取,而不作布局線,所以,此時的仿真沒有延時信息,所有的延時均為零延時,而可以預測所有內(nèi)信號,對于初步的功能檢測非常方便。 電子密碼鎖設(shè)計 8 功能檢查完成后,需進行后仿真。 MAX+PLUS II的仿真具有很強的靈活性,可以控制對單器件或多器件設(shè)計的仿真,仿真器使用編譯期間生產(chǎn)的二進制仿真網(wǎng)表進行功能和定時的仿真,或把組和連接起來的多個器件作為一個設(shè)計進行仿真。 可以使用簡明的向量輸入語言定義輸入激勵,也可以使用 MAX+PLUS II的波形編輯程序直接畫出波形。仿真結(jié)果可以在波形編輯器中看到,也 可以作為波形文件或文本打印出來。 ( 2)定時分析 MAX+PLUS II的定時分析器( Timing Analyzer)可以計算點到點的器件延時矩陣,確定器件引腳上建立時間與保持時間要求,還可以計算最高的時鐘頻率。 MAX+PLUS II的設(shè)計輸入工具與 Timing Analyzer集成在一起,這樣只需簡單地將設(shè)計中的起點和終端加上標志即可確定最短與最長的傳播延時。此外, Message Processor可以找出 Timing Analyzer在設(shè)計文件中已證實的關(guān)鍵路徑,并在適當?shù)脑O(shè)計編輯器中加以顯示。 MAX+PLUS II 軟件的 設(shè)計 流程 由前面敘述可知, MAX+PLUS II 軟件設(shè)計的流程應(yīng)包括以下幾個部分,如圖 22所示。 圖 22 ( 1)設(shè)計輸入 可以采用原理圖輸入、 HDL語言描述、 EDIF網(wǎng)表讀入等方式。 設(shè)計輸入 項目編譯 設(shè)計仿真 器件編程 系統(tǒng)測試 設(shè)計修改 電子密碼鎖設(shè)計 9 ( 2)編譯 主要完成器件的選擇及適配,邏輯的綜合及器件的裝入,延時信息的提取。 ( 3) 前仿真 此時為 0延時模式,主要為檢驗輸入是否有誤。 ( 4)后仿真 將編譯產(chǎn)生的延時信息加入到設(shè)計中,進入布局布線后的仿真,是與實際器件工作時情況基本相同的仿真。 ( 5)編程驗證 用后仿真確認的配置文件經(jīng) EPROM或編程電纜配置 CPLD,加入實際激勵,進行測試,以檢查是否完成預定功能。 以上各步如果出現(xiàn)錯誤的現(xiàn)象,則需重新回到設(shè)計輸入階段,改成錯誤輸入或調(diào)整電路并重上述過程。 VHDL 語言簡介 VHDL 是在 70~ 80年代中,由美國國防部資助的 VHSIC 項目開發(fā)的產(chǎn)品。在這個語言首次開發(fā)出 來時,其目標僅是一個使電路文本化的一種標準,使人們采用文本方式描述的設(shè)計能夠被其他人所理解。 VHDL 于 1987 年由 IEEE 1076 標準所確認, 1993 年 IEEE 1076 標準被升級、更新,新的 VHDL 標準為 IEEE 1164,1996 年 IEEE 成為 VHDL 綜合標準?,F(xiàn)在, VHDL 已成為一個數(shù)字電路和系統(tǒng)的描述、建模、綜合的工業(yè)標準,在電子產(chǎn)業(yè)界,無論是 ASIC 設(shè)計人員,還是系統(tǒng)級設(shè)計人員,都需要學習 VHDL 來提高他們的工作效率。利用 VHDL 及自頂向下設(shè)計方法在大型數(shù)字系統(tǒng)設(shè)計中被廣泛采用,在 設(shè)計中可采用較抽象的語言來描述系統(tǒng)結(jié)構(gòu),然后細化成各模塊,最后借助編譯器將 VHDL 描述綜合為門級。 VHDL 的基本結(jié)構(gòu) 的組成 一個 VHDL 設(shè)計由若干個 VHDL 文件構(gòu)成,每個文件主要包含如下三個部分中的一個或全部: 程序包( Package); 實體( Entity); 結(jié)構(gòu)體( Architecture)。 一個完整的 VHDL 設(shè)計必須包含一個實體和一個與之對應(yīng)的結(jié)構(gòu)體,一個實體可對應(yīng)多個結(jié)構(gòu)體,以說明采用不同方法來描述電路。 電子密碼鎖設(shè)計 10 2. 程序包( Package) 程序包是用來單純羅列 VHDL 語言中所要用到的信號定義、常數(shù)定義、數(shù)據(jù)類型、元件語句、函數(shù)定義和過程定義等,它是一個可編譯的設(shè)計單元,也是庫結(jié)構(gòu)中的一個層次。 一個程序包由兩大部分組成:包頭( Header)和包體( Package Body),其中包體是一個可選項,也就是說,程序包可以只由包頭構(gòu)成。一般包頭列出所有項的名稱,而在包體具體給出各項的細節(jié)。 ( Library) 庫是專門存放預先編譯好的程序包( package)的地方。在 VHDL 語言中,庫的說明總是放
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