【正文】 電路功能是否符合設(shè)計(jì)要求） （將正確的設(shè)計(jì)通過計(jì)算機(jī)下載到硬件電路上，使其具有與設(shè)計(jì)電路相符的邏輯功能） 電子密碼鎖設(shè)計(jì) 5 成的。 設(shè)計(jì)輸入 MAX + PLUS II軟件的設(shè)計(jì)輸入方法有多種多樣，主要包括文本輸入方式、原理圖設(shè)計(jì)輸入方式、波形設(shè)計(jì)輸入方式、層次設(shè)計(jì)輸入方式和低層設(shè)計(jì)輸入方式。另外還可以利用第三方 EDA工具生成的網(wǎng)絡(luò)表文件輸入。輸入法不 同，生成的設(shè)計(jì)文件也不同，設(shè)計(jì)者可以根據(jù)自己的需要靈活掌握。 （ 1）原理圖輸入 利用 MAX + PLUS II提供的各種原理圖庫進(jìn)行設(shè)計(jì)輸入是一種最為直接的、也是我們最容易掌握的一種方法。使用該方法時(shí)，通過采用自頂向下的設(shè)計(jì)方式，將大規(guī)模的電路分成若干小塊進(jìn)行設(shè)計(jì)。該方法雖然效率較低，但容易實(shí)現(xiàn)仿真，便于信號(hào)的觀察和電路的調(diào)整。 （ 2）硬件描述語言輸入 MAX + PLUS II包含一個(gè)集成的文本編輯程序，適合與輸入和編輯用 Altera硬件描述語言編寫的設(shè)計(jì)文件， MAX + PLUS II可以對(duì)這些語言 表達(dá)的邏輯進(jìn)行綜合，并將其映射到 Altera的任何器件中。采用語言描述的優(yōu)點(diǎn)是效率較高 ,結(jié)果也較容易仿真，信號(hào)觀察也較方便，但語言輸入必須依賴綜合器。 （ 3）波形輸入 波形編輯程序（ MAX+PLUS II Waveform Editor）用于建立和編輯波形設(shè)計(jì)文件及輸入仿真向量和功能測(cè)試向量。波形編輯還有分析儀的功能，設(shè)計(jì)者可以通過它查看仿真結(jié)果。 波形設(shè)計(jì)輸入最適合于時(shí)序和重復(fù)的函數(shù)。 MAX+PLUS II Compiler采用先進(jìn)的波形綜合法，可以根據(jù)用戶定義的輸入 /輸出波形自動(dòng)生成邏輯關(guān)系。 （ 4）低層編輯 低層編輯程序（ MAX+PLUS II F loorpian Editor）簡化了向器件引腳和邏輯單元分配邏輯的過程。設(shè)計(jì)方案中使用的表示每種器件的圖形很容易進(jìn)行邏輯布局，高層的和詳細(xì)器件視圖都可以使用設(shè)計(jì)者可以在對(duì)設(shè)計(jì)進(jìn)行編譯之前分配引腳和邏輯單元，編譯之前分配引腳和邏輯單元，編譯后再來察看或修改結(jié)果。 低層編譯允許設(shè)計(jì)者觀察器件中所有已分配的邏輯。任何節(jié)點(diǎn)或引腳都可以被拉到新的位置?？梢园堰壿嫹峙浣o專用引腳和邏輯單元，也可以分配給器件中更加合適的區(qū)域。 電子密碼鎖設(shè)計(jì) 6 （ 5）層次設(shè)計(jì)輸入 層次設(shè) 計(jì)可包含幾種不同格式建立的設(shè)計(jì)文件，例如原理圖輸入、 HDL設(shè)計(jì)輸入、波形設(shè)計(jì)輸入和 EDIF網(wǎng)絡(luò)表輸入等。 MAX+PLUSII在設(shè)計(jì)方案中支持多級(jí)層次，這種靈活性設(shè)計(jì)者可以采用最適合設(shè)計(jì)中每個(gè)部分的設(shè)計(jì)輸入方法。 MAX+PLUSII層次顯示程序可以顯示方案的層次結(jié)構(gòu)，允許設(shè)計(jì)者穿越層次，自動(dòng)打開適合于每個(gè)設(shè)計(jì)文件的編輯。 （ 6）網(wǎng)表輸入庫 MAX+PLUSII COMPILER可以與其他 EDA工具接口。采用這種方法輸入，可以把其他軟件系統(tǒng)上設(shè)計(jì)的電路直接移植起來，不必重新輸入。MAX+PLUSII軟件可以接 受的網(wǎng)表有 EDIF格式、 VHDL格式及 VERLIOG格式等。在用網(wǎng)表輸入時(shí)，必須注意在兩個(gè)系統(tǒng)中所采用庫的對(duì)應(yīng)關(guān)系，所有庫單元必須一一對(duì)應(yīng)，才可以成功讀入網(wǎng)表。 設(shè)計(jì)處理 MAX+PLUS II 處理一個(gè)設(shè)計(jì)時(shí)， MAX+PLUS II Compile在設(shè)計(jì)文件中讀取信息并產(chǎn)生編輯文件和仿真文件，定時(shí)分析程序（ Timing Analyzer）可分析設(shè)計(jì)的定時(shí)，信息處理程序（ Mesage Processor）可自動(dòng)定位錯(cuò)誤。 （ 1）自動(dòng)錯(cuò)位定位 MAX+PLUS II 的 Mesage Processor 與 MAX+PLUS II所有應(yīng)用程序通信，可以給出信息（錯(cuò)誤、警告等）。設(shè)計(jì)者可利用他自動(dòng)打開有錯(cuò)誤的文件，并一高亮度方式顯示錯(cuò)誤位置。 （ 2）邏輯綜合與試配 MAX+PLUS II Compiler的邏輯綜合（ Logic Synthesis）模塊對(duì)設(shè)計(jì)方案進(jìn)行邏輯綜合并能看到設(shè)計(jì)實(shí)現(xiàn)的真實(shí)結(jié)果，該模塊選擇合適的邏輯化簡算法，去除剩余邏輯，確保盡可能有效地使用器件的邏輯資源，還可設(shè)計(jì)方案中沒用的邏輯。 邏輯綜合選擇有助于設(shè)計(jì)人員引導(dǎo)邏輯綜合的結(jié)果。 Altera提供， NORMAL（正常）、 FAST（快速）、時(shí)鐘到輸出的延時(shí)、建立時(shí)間、和時(shí)鐘頻率等。設(shè)計(jì)者可以為選定的邏輯功能指定定時(shí)要求，也可以把設(shè)計(jì)作為一個(gè)事例來指定定時(shí)要求。 Fitter的報(bào)告文件提供詳細(xì)信息一說明設(shè)計(jì)的定時(shí)要求是如何實(shí)現(xiàn)的。 （ 4）設(shè)計(jì)規(guī)則檢查 MAX+PLUS II Compiler 包括設(shè)計(jì)規(guī)則檢查器（ Design Doctor)。該程序?qū)z查項(xiàng)目中的所有設(shè)計(jì)文件，以發(fā)現(xiàn)在編輯器件中可能存在的可靠性不好的邏輯。 電子密碼鎖設(shè)計(jì) 7 設(shè)計(jì)規(guī)則可靠性高，涉及到含有異步輸入、行波時(shí)鐘、以時(shí)鐘為基礎(chǔ)的多級(jí)邏輯、置位與清除的配置及 競爭條件等的邏輯。 （ 5）多器件劃分 如果一個(gè)設(shè)計(jì)文件較大，一個(gè)器件放不下的話，可以自動(dòng)或由用戶控制將一個(gè)大的設(shè)計(jì)文件劃分成幾個(gè)小文件，裝人多個(gè)器件中。 注意： 劃分時(shí)盡量減少器件的數(shù)量及減少器件通信的引腳數(shù)目。 （ 6）工業(yè)標(biāo)準(zhǔn)輸出格式 MAX+PLUSII Compiler可以建立多種仿真環(huán)境里的網(wǎng)表，這些網(wǎng)表包含結(jié)合后的功能，以及其他標(biāo)準(zhǔn)校驗(yàn)工具進(jìn)行器件或板極仿真時(shí)使用的定時(shí)信息。 以下接口可供使用： ? EDIF 接口 建立 EDIF200和 EDIF300網(wǎng)表。 ? Ve rilog接口 建立與 VerilogXL仿真器一起使用的 Verilog網(wǎng)表。 ? VHDL接口 建立與 VHDL仿真器一起使用的 VHDL網(wǎng)表。 （ 7）編程文件的產(chǎn)生 裝配程序（ Assembler）模塊為一個(gè)已編譯的設(shè)計(jì)創(chuàng)建一個(gè)或多個(gè)編程目標(biāo)文件（ .pof）、 SRAM目標(biāo)文件（ .sof）或 JEDEC文件（ .jed）。MAX+PLUSII編譯器使用這些文件和標(biāo)準(zhǔn)的 A 硬件對(duì)器件進(jìn)行編程。使用工業(yè)標(biāo)準(zhǔn)的其他編程設(shè)備也可對(duì)器件編程。此外， MAX+PLUSII可以產(chǎn)生 I格式的十六進(jìn)制文件（ .hex） 、 T文本文件（ .ttf）和配置 FLEX8000器件使用的串行位流文件（ .sbf）。 設(shè)計(jì)校驗(yàn) 設(shè)計(jì)校驗(yàn)過程包括設(shè)計(jì)仿真和定時(shí)分析，其作用是測(cè)試邏輯操作和設(shè)計(jì)的內(nèi)部定時(shí)。 （ 1）仿真 編譯成功的設(shè)計(jì)不一定完成正確，只是通過仿真才能驗(yàn)證電路是否正達(dá)到設(shè)計(jì)要求。 Simulation可分為三種仿真，即邏輯特性 (Functional)仿真、時(shí)延特性 (Timing)仿真和鏈接 (Linked)仿真，仿真器利用編譯器產(chǎn)生的數(shù)據(jù)文件工作。 MAX+PLUS II提供了功能編譯選項(xiàng)。此時(shí)， 只運(yùn)行仿真網(wǎng)表的提取，而不作布局線，所以，此時(shí)的仿真沒有延時(shí)信息，所有的延時(shí)均為零延時(shí)，而可以預(yù)測(cè)所有內(nèi)信號(hào)，對(duì)于初步的功能檢測(cè)非常方便。 電子密碼鎖設(shè)計(jì) 8 功能檢查完成后，需進(jìn)行后仿真。 MAX+PLUS II的仿真具有很強(qiáng)的靈活性，可以控制對(duì)單器件或多器件設(shè)計(jì)的仿真，仿真器使用編譯期間生產(chǎn)的二進(jìn)制仿真網(wǎng)表進(jìn)行功能和定時(shí)的仿真，或把組和連接起來的多個(gè)器件作為一個(gè)設(shè)計(jì)進(jìn)行仿真。 可以使用簡明的向量輸入語言定義輸入激勵(lì)，也可以使用 MAX+PLUS II的波形編輯程序直接畫出波形。仿真結(jié)果可以在波形編輯器中看到，也 可以作為波形文件或文本打印出來。 （ 2）定時(shí)分析 MAX+PLUS II的定時(shí)分析器（ Timing Analyzer）可以計(jì)算點(diǎn)到點(diǎn)的器件延時(shí)矩陣，確定器件引腳上建立時(shí)間與保持時(shí)間要求，還可以計(jì)算最高的時(shí)鐘頻率。 MAX+PLUS II的設(shè)計(jì)輸入工具與 Timing Analyzer集成在一起，這樣只需簡單地將設(shè)計(jì)中的起點(diǎn)和終端加上標(biāo)志即可確定最短與最長的傳播延時(shí)。此外， Message Processor可以找出 Timing Analyzer在設(shè)計(jì)文件中已證實(shí)的關(guān)鍵路徑，并在適當(dāng)?shù)脑O(shè)計(jì)編輯器中加以顯示。 MAX+PLUS II 軟件的 設(shè)計(jì) 流程 由前面敘述可知， MAX+PLUS II 軟件設(shè)計(jì)的流程應(yīng)包括以下幾個(gè)部分，如圖 22所示。 圖 22 （ 1）設(shè)計(jì)輸入 可以采用原理圖輸入、 HDL語言描述、 EDIF網(wǎng)表讀入等方式。 設(shè)計(jì)輸入 項(xiàng)目編譯 設(shè)計(jì)仿真 器件編程 系統(tǒng)測(cè)試 設(shè)計(jì)修改 電子密碼鎖設(shè)計(jì) 9 （ 2）編譯 主要完成器件的選擇及適配，邏輯的綜合及器件的裝入，延時(shí)信息的提取。 （ 3） 前仿真 此時(shí)為 0延時(shí)模式，主要為檢驗(yàn)輸入是否有誤。 （ 4）后仿真 將編譯產(chǎn)生的延時(shí)信息加入到設(shè)計(jì)中，進(jìn)入布局布線后的仿真，是與實(shí)際器件工作時(shí)情況基本相同的仿真。 （ 5）編程驗(yàn)證 用后仿真確認(rèn)的配置文件經(jīng) EPROM或編程電纜配置 CPLD，加入實(shí)際激勵(lì)，進(jìn)行測(cè)試，以檢查是否完成預(yù)定功能。 以上各步如果出現(xiàn)錯(cuò)誤的現(xiàn)象，則需重新回到設(shè)計(jì)輸入階段，改成錯(cuò)誤輸入或調(diào)整電路并重上述過程。 VHDL 語言簡介 VHDL 是在 70～ 80年代中，由美國國防部資助的 VHSIC 項(xiàng)目開發(fā)的產(chǎn)品。在這個(gè)語言首次開發(fā)出 來時(shí)，其目標(biāo)僅是一個(gè)使電路文本化的一種標(biāo)準(zhǔn)，使人們采用文本方式描述的設(shè)計(jì)能夠被其他人所理解。 VHDL 于 1987 年由 IEEE 1076 標(biāo)準(zhǔn)所確認(rèn)， 1993 年 IEEE 1076 標(biāo)準(zhǔn)被升級(jí)、更新，新的 VHDL 標(biāo)準(zhǔn)為 IEEE 1164，1996 年 IEEE 成為 VHDL 綜合標(biāo)準(zhǔn)。現(xiàn)在， VHDL 已成為一個(gè)數(shù)字電路和系統(tǒng)的描述、建模、綜合的工業(yè)標(biāo)準(zhǔn)，在電子產(chǎn)業(yè)界，無論是 ASIC 設(shè)計(jì)人員，還是系統(tǒng)級(jí)設(shè)計(jì)人員，都需要學(xué)習(xí) VHDL 來提高他們的工作效率。利用 VHDL 及自頂向下設(shè)計(jì)方法在大型數(shù)字系統(tǒng)設(shè)計(jì)中被廣泛采用，在 設(shè)計(jì)中可采用較抽象的語言來描述系統(tǒng)結(jié)構(gòu)，然后細(xì)化成各模塊，最后借助編譯器將 VHDL 描述綜合為門級(jí)。 VHDL 的基本結(jié)構(gòu) 的組成 一個(gè) VHDL 設(shè)計(jì)由若干個(gè) VHDL 文件構(gòu)成，每個(gè)文件主要包含如下三個(gè)部分中的一個(gè)或全部： 程序包（ Package）； 實(shí)體（ Entity）； 結(jié)構(gòu)體（ Architecture）。 一個(gè)完整的 VHDL 設(shè)計(jì)必須包含一個(gè)實(shí)體和一個(gè)與之對(duì)應(yīng)的結(jié)構(gòu)體，一個(gè)實(shí)體可對(duì)應(yīng)多個(gè)結(jié)構(gòu)體，以說明采用不同方法來描述電路。 電子密碼鎖設(shè)計(jì) 10 2. 程序包（ Package） 程序包是用來單純羅列 VHDL 語言中所要用到的信號(hào)定義、常數(shù)定義、數(shù)據(jù)類型、元件語句、函數(shù)定義和過程定義等，它是一個(gè)可編譯的設(shè)計(jì)單元，也是庫結(jié)構(gòu)中的一個(gè)層次。 一個(gè)程序包由兩大部分組成：包頭（ Header）和包體（ Package Body），其中包體是一個(gè)可選項(xiàng)，也就是說，程序包可以只由包頭構(gòu)成。一般包頭列出所有項(xiàng)的名稱，而在包體具體給出各項(xiàng)的細(xì)節(jié)。 （ Library） 庫是專門存放預(yù)先編譯好的程序包（ package）的地方。在 VHDL 語言中，庫的說明總是放