【正文】 1[ 2 ][ 0 ][ 2 ]控 制 6[ 3 9 ] [ 1 ]? ?控 制 7C l k7 9 3 圖 34 二分查找模塊原理圖 選擇器根據(jù)二分查找模塊輸出的二進(jìn)制編碼進(jìn)行選擇。 幀對齊電路結(jié)構(gòu)性能分析 由于本系統(tǒng)功能是基于 FPGA 實(shí)現(xiàn)的，故很多電路都針對 FPGA 的結(jié)構(gòu)進(jìn)行了優(yōu)化。 OC192 幀同步模塊總體電路結(jié)構(gòu) OC192 幀同步電路模塊的框圖和接口定義見圖 35 和表 32 R e s e t F rD _ I N [ 1 5 9 : 0 ] D _ O U T [ 1 5 9 : 0 ]L o c kC l k 圖 35 OC192 幀同步電路 表 32 OC192 幀同步電路信號 端口名 方向 位寬 功能定義 Reset 輸入 1 模塊異步復(fù)位信號， 1 上升沿有效 Clk 輸入 1 模塊時鐘輸入，頻率 D_IN 輸入 160 未對齊幀數(shù)據(jù)輸入 Fr 輸出 1 幀同步信號脈沖，在數(shù)據(jù)前一個周期置高 Lock 輸出 1 幀數(shù)據(jù)輸出，當(dāng) Lock 高時數(shù)據(jù)有效 D_OUT 輸出 160 幀數(shù)據(jù)有效輸出，表示系統(tǒng)鎖定在同步狀態(tài) 4 設(shè)計(jì)與實(shí)現(xiàn) 研究背景與語言工具簡介 FPGA 概述 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 FPGA 采用了邏輯單元陣列 LCA （ Logic Cell Array） 這樣一個新概念，內(nèi)部包括可配置邏輯模塊 CLB （ Configurable Logic Block） 、 輸出輸入模塊 IOB （ Input Output Block） 和內(nèi)部連線三個部分。 （ 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 （ 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險最小的器件之一。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 對于 FPGA 而言，現(xiàn)場可編程門陣列技術(shù)出現(xiàn)于二十年前，而在近幾年其技術(shù)發(fā)展的日益加快。大規(guī)?？删幊踢壿嬈骷?FPGA 是當(dāng)今應(yīng)用最廣泛 的可編程專用集成電路 （ ASIC）。此外， FPGA 還具有靜態(tài)可重復(fù)編程和動態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改。 Verilog HDL 語言簡介 硬件描述語言的發(fā)展至今已經(jīng)有 20 多年的歷史。 硬件描述語言 HDL （ Hardware Description Language） 是一種用形式化的方法來描述數(shù)字電路和系統(tǒng)的語言。然后利用 EDA 工具逐層進(jìn)行仿真驗(yàn)證，再把其中需要變成具體物理電路的模塊組合經(jīng)由自動綜合工具 轉(zhuǎn)換成門級電路網(wǎng)表。 此外，利用 HDL 語言，時結(jié)合下文 TopDown 的設(shè)計(jì)方法，在整個設(shè)計(jì)進(jìn)程上有如下四大優(yōu)點(diǎn)： （ 1）在 TopDown 自頂而下的設(shè)計(jì)過程中，每一步都可以進(jìn)行仿真，可以在系統(tǒng)設(shè)計(jì)過程中發(fā)現(xiàn)存在的問題，可以大大縮短設(shè)計(jì)周期，降低費(fèi)用，使電路設(shè)計(jì)更趨合理，其體積和功耗也可減小。 （ 3）采用 HDL 語言設(shè)計(jì)系統(tǒng)營建電路時，主要的設(shè)計(jì)文件是用 HDL 語言編寫的源程序，也可以將 HDL 語言編寫的源程序轉(zhuǎn)化成電路原理圖形式輸出，降低了營建電路的設(shè)計(jì)難度。 Quartus II 仿真環(huán)境簡介 傳統(tǒng)的設(shè)計(jì)手段是采用原理圖輸入的方式進(jìn)行的 （ 見圖 41） 。為了滿足設(shè) 計(jì)性能指標(biāo)，工程師往往需要花費(fèi)好幾天或更長時間進(jìn)行艱苦的手工布線。這種低水平的設(shè)計(jì)方法大大延長了設(shè)計(jì)周期。設(shè)計(jì)人員首先要考慮規(guī)劃出能完成某一具體功能、滿足自己產(chǎn)品系統(tǒng)設(shè)計(jì)要求的某一功能模 塊，利用某種方式 （ 如 HDL 硬件描述語言 ） 把功能描述出來，通過功能仿真以驗(yàn)證設(shè)計(jì)思路的正確性。這就是自頂而下 （ TopDown）的設(shè)計(jì)方法 （ 見圖 42） 。 （ 2）該軟件擁有功能強(qiáng)大的邏輯綜合工具以及完備的電路功能仿真與時序邏輯仿真工具，支持時序分析與關(guān)鍵路徑延時分析，并可使用 Signal Tap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析。 （ 4）可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog HDL 網(wǎng)表文件，并且能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog HDL 網(wǎng)表文件。它是可編程片上系統(tǒng) （ SOPC） 設(shè)計(jì)的綜合性環(huán)境。有關(guān) Quartus II 設(shè)計(jì)流程的圖示說明，請參見圖 43： 設(shè) 計(jì) 輸 入綜 合布 線 布 局仿 真時 序 分 析編 程 和 配 置功 耗 分 析調(diào) 試工 程 更 改 管 理時 序 底 層 圖 43 Quartus II 設(shè)計(jì)流程 幀同步算法的設(shè)計(jì) 為實(shí)現(xiàn)幀同步的有效控制，在上一章中對于三種控制算法進(jìn)行了相應(yīng)的比較。所以在滿足這一基本標(biāo)準(zhǔn)的基礎(chǔ)上，我們力求 硬件 電路的最簡化，由此得出了以二分查找法為基礎(chǔ)的數(shù)據(jù)控制方案，并在這一章節(jié)中給出具體的軟件 實(shí)現(xiàn)以仿真結(jié)果的論述。在本課題中，我們正是應(yīng)用了二分查找法的這一特點(diǎn)，對待測數(shù)據(jù)進(jìn)行分析，以達(dá)到幀同步的目的。簡言之，整個運(yùn)算過程通過對數(shù)據(jù)的分段、計(jì)算、判斷和控制逐級的對數(shù)據(jù)進(jìn)行分析以達(dá)到縮小范圍 、 精確查找的目的。 input[159:0]a。 output y5。 wire y5。 assign y4=a[79:0]。a[79]。 通過分段處理，將 a 分成了上下兩個部分，分別包括了其前后各 80 位的數(shù)據(jù)，由于在本設(shè)計(jì)中工作流程共被分為六級，而前五級的工作方式完全相同，只是在程序中的輸入數(shù)據(jù)的初始化長度的定義上有些改動而已，通過上章中對二分法原理的分析可知，在前五級中輸入數(shù)據(jù)的長度分別為 160、 80、 10，通過觀察可知，每一級 的輸入數(shù)據(jù)長度均為前一級的二分之一，這是由于在每一級控制信號的存在，通過計(jì)算和控制，它將輸入中的兩段數(shù)據(jù)中的一段 摒棄 ，而相應(yīng)的將另一段進(jìn)行了輸出，得到了這樣的結(jié)果。得到控制位后，利用控制位的數(shù)值選擇輸出數(shù)據(jù)，并即時輸出至下一環(huán)節(jié)。 input[79:0] y5。 input sel。 reg [79:0] y7。 else y7=y6。輸出模塊的主要任務(wù)則是根據(jù)時鐘的輸入將結(jié)果輸出至下一級，進(jìn)行下一個周期的計(jì)算。 input clk。 output[79:0] b。 always ( posedge clk ) begin if(clk) b=a。其中打包后的程序模塊與其實(shí)體名保持一致，再次編譯成功后可在該環(huán)境下進(jìn)行連接 。 （ 4）第六級計(jì)算單元模塊 在經(jīng)過前五級的數(shù)據(jù)運(yùn)算之后，在第五級的輸出段會輸出一個長度為 5的數(shù)據(jù)段，由于該數(shù)據(jù)流由奇數(shù)個位數(shù)據(jù)構(gòu)成，所以無法再進(jìn)行二分查找。與二分發(fā)不同的是，在這個模塊中將出現(xiàn)于前五級中的三個模塊簡化為了兩個。 在第一部分中，功能模塊對整體輸入的五位數(shù)據(jù)進(jìn)行查表。但根據(jù) VSR 的工作及傳輸特性，同時考慮到傳輸中的誤碼，可能出現(xiàn)的情況共計(jì) 19 種（如表 41 所示）。該控制字的主要作用是在排除了傳輸誤差的條件下，反映出五位中第一個 1 的出現(xiàn)位置，并對應(yīng)該位置，在其原有的五級計(jì)算結(jié)果上加上一個偏移量，最終的結(jié)果即為幀頭所在位的坐標(biāo)值。 其中 第六級計(jì)算單元模塊 的計(jì)算程序及模塊示意圖如下所示： module b(y, in_data)。 output y。 always begin case (in_data) 539。 539。 539。 539。 539。 539。 539。 539。 539。 539。 539。 539。 539。 539。 539。 539。 539。 539。 539。 default: y = 9。在該模塊中，它將綜合之前五級所得到的控制字，計(jì)算出的A1A2 分 界點(diǎn)的的坐標(biāo)值，最終連同幀頭一齊輸出，完成對一幀數(shù)據(jù)的查找工作。此時，寄存在計(jì)算單元內(nèi)部的數(shù)據(jù)會被視為無效字碼而被忽略。 主要程序如下： module c(y1,y2,y3,y4,y5,y,out_data)。 input y。 assign out_data = 80*y1+40*y2+20*y3+10*y4+5*y5+y。實(shí)際上，這一行語句 的作用主要體現(xiàn)在整個程序的最終運(yùn)行調(diào)試與實(shí)際演示上，即為了讓其更容易觀察該程序的運(yùn)行結(jié)果，我們將其制作成一個以二進(jìn)制和十進(jìn)制同時表達(dá)輸出的端口。同時，我們還可以將其轉(zhuǎn)化成為一個的二進(jìn)制序列進(jìn)行并行輸出，這個二進(jìn)制序列直接反映了該程序前五級所產(chǎn) 生的控制信號。 設(shè)計(jì)仿 真 借助 Quartus II 軟件，我們可以進(jìn)行下一步的在線仿真工作。啟動 Quartus II 軟件，在其設(shè)計(jì)平臺上編輯已完成的程序并進(jìn)行編譯。 通過新建一個波形輸出文件（ Vector Waveform File），我們可以實(shí)現(xiàn)程序與仿真環(huán)境的內(nèi)部連接，即在同一工程文件下實(shí)現(xiàn)語言文件和波形文件中的輸入輸出的關(guān)聯(lián)。在分別定義 了輸入與輸出的類型及位寬等相關(guān)參數(shù)后，再次通過對語言和波形輸出文件保存和編譯，即可，正式開始仿真。再本設(shè)計(jì)中輸入輸出仿真分配情況如表 42 所示： （ 2）保存現(xiàn)有設(shè)置，對文件設(shè)定輸入值，為演示方便在輸入 160 位的數(shù)值時我們對兩個特定點(diǎn)進(jìn)行測試，這兩個點(diǎn)分別帶表不同的 A1A2 的位置，故在此位之后均將數(shù)據(jù)的輸入值設(shè)置為全 1 的搭配組合。 第一次測試： A1A2 的交界點(diǎn)設(shè)置為 127 位處，觀察輸出波形 詳見圖 412： 第二次測試： A1A2 的交界點(diǎn)設(shè)置為 37 位處，觀察輸出波形 詳見圖 413： 表 42 輸入輸出仿真分配表 端口名稱 數(shù)值類型 端口類型 位寬 顯示方式 a 9lever input 160 binary Clk 9lever input / binary y3 9lever output 1 binary y7 9lever output 1 binary y11 9lever output 1 binary y15 9lever output 1 binary y19 9lever output 1 binary out_data 9lever output 8 Binary/Decimal 圖 412 A1A2 交界點(diǎn)為 127 位處的波形輸出 圖 413 A1A2 交界點(diǎn)為 37 位處的波形輸出 （ 3）波形分析及指標(biāo)驗(yàn)證 觀察現(xiàn)有輸出波形，可以看到在前五級的實(shí)時響應(yīng)中，在計(jì)算的開始時期（ 21ns處）都存在著不同程度的計(jì)算誤差。而在工作過程中，每一級的計(jì)算結(jié)果又作為輸入加載至下一級，最終形成了整個實(shí)體。 從波形輸出和多次的仿真結(jié)果上看，這樣的時間滯后是可以忽略的。結(jié)合傳輸?shù)谋忍厮俾?，可以得出其?shí)時響應(yīng)速度要求完全符合標(biāo)準(zhǔn)。 綜上所述，通過對程序的規(guī)劃、測試和驗(yàn)證可以得出：程序在時間上完全可以達(dá)到 VSR4 協(xié)議標(biāo)準(zhǔn)。由此可見，該程序完全可以達(dá)到控制和尋找?guī)ń绲哪康?。文中程序已通過了綜合實(shí)驗(yàn)，并進(jìn)行了功能仿真和時序仿真，仿真結(jié)果正確。通過以上 的設(shè)計(jì)原理介紹和性能分析，本文設(shè)計(jì)的二分查找器具有以下優(yōu)點(diǎn) : （ 1）專門針對 OIF 制定的 標(biāo)準(zhǔn)中對幀同步模塊的要求所設(shè)計(jì)，運(yùn)行速率高。 （ 3）程序運(yùn)行可靠性強(qiáng)，誤碼率低，同時采用并行計(jì)算方式提高了速度。 （ 5）硬件實(shí)現(xiàn)簡單，成本較低，易于試驗(yàn)仿真和開發(fā)應(yīng)用。由于所設(shè)計(jì)并行的算法結(jié)構(gòu)與 Verilog HDL 語言編程的能力所限， 的時鐘寬度已為最小值（即系統(tǒng)運(yùn)行的極限速度）。 6 參考文獻(xiàn) [1] 徐國旺 ,楊中華 . 二分法在物理實(shí)驗(yàn)中的應(yīng)用 . 海南師范學(xué)院報 . 20203（ 1） [2] 盧欽和 . 二分法及其它 . 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