13fpga的設(shè)計流程-在線瀏覽
2025-04-09 07:35本頁面
【正文】 列出錯誤信息報告供設(shè)計人員修改，然后進行設(shè)計規(guī)則檢驗，檢查總的設(shè)計有無超出器件資源或規(guī)定的限制，并將編譯報告列出，指明違反規(guī)則情況以供設(shè)計人員糾正。綜合的目的是將多個模塊化設(shè)計文件合并為一個網(wǎng)表文件，并使層次設(shè)計平面化。如果整個設(shè)計較大，不能裝入一片器件時，可以將整個設(shè)計劃分（分割）成多塊，并裝入同一系列的多片器件中去。 （ 4）布局和布線 ? 布局和布線工作是在上面的設(shè)計工作完成后由軟件自動完成的，它以最優(yōu)的方式對邏輯元件布局，并準(zhǔn)確地實現(xiàn)元件間的互連。 5．時序仿真 ? 時序仿真又稱后仿真或延時仿真。實際上這也是與實際器件工作情況基本相同的仿真。對 EPLD／ CPLD來說，是產(chǎn)生熔絲圖文件，即 JED文件。 ? 器件編程需要滿足一定的條件，如編程電壓、編程時序和編程算法等?；?SRAM的 FPGA可以由 EPROM或其它存儲體進行配置。 ? 器件在編程完畢后，可以用編譯時產(chǎn)生的文件對器件進行校驗、加密等工作。 基于 MAX十 plusⅡ 的設(shè)計流程 ? MAX＋ plusⅡ 是 Altera提供的 FPGA／ CPLD開發(fā)集成環(huán)境。 ? 基于 MAX＋ plusⅡ 軟件的設(shè)計流程如圖 所示，分為 4個步驟，包括設(shè)計輸入編輯、編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時網(wǎng)表提取、編程文件匯編（裝配）以及編程下載等過程。 MAX＋ plusⅡ 強大的集成功能允許信息在各種應(yīng)用程序間自由交流，設(shè)計者可在一個工程內(nèi)直接從某個設(shè)計文件轉(zhuǎn)換到其他任何設(shè)計文件，而不必理會設(shè)計文件是圖形格式、文本格式，還是波形格式。 2. 項目處理 ? MAX＋ plusⅡ 處理一個設(shè)計時，軟件編譯器讀取設(shè)計文件信息，產(chǎn)生用于器件編程、仿真、定時分析的輸出文件。 項目處理基本步驟 ? 項目處理包括以下基本步驟： ? ①消息處理器自動定位錯誤； ? ②邏輯綜合與試配。 ? ④設(shè)計規(guī)則檢查。 ? ⑥產(chǎn)生用于仿真的工業(yè)標(biāo)準(zhǔn)格式。 3. 項目校驗 ? MAX＋ plusⅡ 提供的設(shè)計校驗功能包括設(shè)計仿真與定時分析，用于測試設(shè)計的邏輯操作和內(nèi)部時序。 4. 器件編程 ? MAX＋ plusⅡ 編程器使用編譯器生成的編程文件對 Altera器件進行下載編程，它可用來進行器件編程、校驗、檢查、探測空白及功能測試。目前， Altera公司最新的 QuartusⅡ 設(shè)計軟件是 ，該版本設(shè)計軟件包括了許多新的功能，將設(shè)計性能改善了 15％，編譯時間縮短了 50％。 ? 基于 QuartusⅡ的設(shè)計流程如圖。QuartusⅡ 本身具有的編輯器支持原理圖式圖形設(shè)計輸入，文本編輯輸入（如AHDL、 VHDL、 Verilog）和內(nèi)存編輯輸入（如 Hex、 Mif）。也可以采用一些別的方法優(yōu)化和提高輸入的靈活性，如混合設(shè)計格式，利用 LPM和宏功能模塊來加速設(shè)計輸入。編譯器首先提取項目設(shè)計文件之間的層次連接信息并檢查基本的設(shè)計輸入錯誤，然后結(jié)合所有的設(shè)計文件生成能被高效處理的數(shù)據(jù)庫。在編譯過程中和編譯后，用戶都能在編譯結(jié)果報告窗口看到結(jié)果。 （ 1）編譯設(shè)置 ? QuartusⅡ 軟件允許編譯一個完整的設(shè)計或者設(shè)計的任何組成部分。 QuartusⅡ 軟件的編譯設(shè)置指南可以輕松地幫助用戶完成編譯設(shè)置。 （ 3） 編譯設(shè)計 ? 點擊快捷鍵或在 Processing下拉菜單中選擇 Start Compilation或 Start analysis＆ Elaboration開始完全或部分編譯。如果編譯后有錯誤和警告信息，就要對設(shè)計原文件進行修改，再重新編譯直到無錯誤和警告信息為止。 （ 4）查看適配結(jié)果 ? 在編譯成功后，就可在最后編譯平面圖中查看結(jié)果。沒用的單元為白色，使用過的單元為彩色并互相連接。 ESB是存在于 APEX、
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