【正文】 EDA技術(shù)支持，想要完成超大規(guī)模集成電路和專用功能集成電路的設(shè)計制造是不可想象。將原來由電路板設(shè)計完成的工作大部分放在芯片中進(jìn)行，大大減輕了原理圖和印制板設(shè)計的工作量和難度，且增加了設(shè)計的自由度，提高效率。 用戶只要對它編程就可以實現(xiàn)所需要的功能，而且可以反復(fù)修改、反復(fù)編程（至少一萬次），保持信息時間有 20年，具有無可比擬的方便性和靈活性。（復(fù)雜 PLD和現(xiàn)場可編程門陣列） 四、數(shù)字系統(tǒng)的實現(xiàn) 四、數(shù)字系統(tǒng)的實現(xiàn) 專用集成電路（ ASIC）是指專門為某一應(yīng)用領(lǐng)域或?qū)ｉT用戶需要而設(shè)計、制造的集成電路。 ASIC作為集成電路（ IC）技術(shù)與特定用戶的整機(jī)或系統(tǒng)技術(shù)緊密結(jié)合的產(chǎn)物，與通用集成電路相比，在構(gòu)成電子系統(tǒng)時具有以下幾個方面的優(yōu)越性： 四、數(shù)字系統(tǒng)的實現(xiàn) 四、數(shù)字系統(tǒng)的實現(xiàn) ⑴ 縮小體積、減輕重量、降低功耗； ⑵ 提高可靠性，用 ASIC芯片進(jìn)行系統(tǒng)集成后外部連線減少，因而可靠性明顯提高； ⑶ 易于獲得高性能， ASIC是針對專門應(yīng)用而特別設(shè)計的；系統(tǒng)設(shè)計、電路設(shè)計、工藝設(shè)計之間緊密結(jié)合，這種一體化的設(shè)計有利于獲得前所未有的高性能系統(tǒng)； ⑷ 增強(qiáng)保密性，電子產(chǎn)品中的 ASIC芯片對用戶來說相當(dāng)于一個 黑匣子 ，難于仿造； ⑸ 在大批量應(yīng)用時，可顯著降低系統(tǒng)成本。原理圖輸入法具有直觀、形象等優(yōu)點。 五、數(shù)字系統(tǒng)的設(shè)計方法 五、數(shù)字系統(tǒng)的設(shè)計方法 普遍應(yīng)用自頂向下的設(shè)計過程 (Topdown)。再將系統(tǒng)劃分和定義為能夠?qū)崿F(xiàn)的、相對獨立的子系統(tǒng)（底層模塊）設(shè)計，然后利用 EDA來具體實現(xiàn)?？梢院苋菀椎匕岩淹瓿傻脑O(shè)計移植到不同廠家不同型號的型片上。此外，它還具有工藝無關(guān)性 … 。 上述共計 15項欄目 六、撰寫設(shè)計報告格式及要求 (供參考 ) 七、數(shù)字電路課程設(shè)計須知 《課設(shè)》一人一組； 學(xué)生必須獨立完成編程、仿真及下載全過程，并演示經(jīng)各班教師驗收后，學(xué)生《課設(shè)》成績有效； 《課設(shè)》設(shè)計報告一人一份， 《課設(shè)》報告按照要求格式書寫（至少含有 12項），定于 18周末（ 6月 24日）前交 ，不要復(fù)制，否則酌情處理，倡導(dǎo)自學(xué)與交流， 要講誠信 … ； 成績評定分 5部分：⑴多功能數(shù)字電子鐘基本功能實現(xiàn)為 60分； ⑵ 《課設(shè)》報告分為 20分； ⑶ 擴(kuò)展電子鐘功能加分；⑷用 Verilog語言描述編程文件加分；⑸有創(chuàng)新項目加分；總分為 100分，即 2個學(xué)分。 設(shè)計項目舉例（方法一：用原理圖輸入） 方法一：用原理圖輸入其 設(shè)計步驟 邏輯抽象； 按題意列功能表 ； 設(shè)計系統(tǒng)原理框圖、頂層圖形文件和子模塊； 建立文件夾，輸入設(shè)計工程項目名和建頂層圖形文件（空殼）； 設(shè)計底層各模塊 *.gdf 文件，仿真底層各模塊 *.gdf文件（略），分析正確并打包； 打開頂層圖形文件，調(diào)用創(chuàng)建包符號，設(shè)計數(shù)字系統(tǒng)原理圖； 仿真頂層 *.gdf 文件，并分析仿真波形，分析正確后并定義芯片管腳號、下載； 給出結(jié)論 。畫示意框圖 。 設(shè)計項目舉例（方法一：用原理圖輸入） 功能表如下表所示： 將功能欄目設(shè)為地址輸入（ A2,A1,A0），其 功能表如下表所示： 注：三位二進(jìn)制環(huán)形計數(shù)器 Q2,Q1,Q0 將功能欄目設(shè)為地址輸入，其 功能表如下表所示： 將功能欄目設(shè)為最小項地址輸入，其 功能表如下表所示， 試用最小項形式表示其邏輯函數(shù)。 ? 邏輯函數(shù)產(chǎn)生器：汽車尾燈控制電路 ? 數(shù)據(jù)選擇器 74LS151 的應(yīng)用 解： 先寫出最小項表達(dá)式如R1 。 圖 1 尾燈控制電路頂級框圖和頂層原理圖 頂層 *.gdf原理圖形文件如圖 2所示。 ⑴ ic1模塊邏輯電路圖及創(chuàng)建符號 邏輯電路原理簡述：①由 8/3線優(yōu)先編碼器 74LS148和非門電路組成的 5/3編碼器電路。完成 5/3編碼器電路功能。邏輯電路設(shè)計正確。 ⑵ ic2模塊邏輯電路圖、仿真波形及創(chuàng)建符號 ⑵ ic2模塊邏輯電路圖、仿真波形及創(chuàng)建符號 邏輯電路原理簡述：參閱教材 P258頁例 。輸入變量為CLK,輸出變量為 Q2,Q1,Q0；②驅(qū)動方程為D2=Q1,D1=Q0,D0=~Q1~Q0。 ③狀態(tài)狀換圖為上述所示 。電路設(shè)計正確。 ⑶ ic3模塊邏輯電路圖及創(chuàng)建符號 ⑶ ic3模塊邏輯電路圖及創(chuàng)建符號 打開頂層圖形文件，調(diào)用已創(chuàng)建包符號，設(shè)計數(shù)字系統(tǒng)原理電路圖； 仿真頂層 *.gdf 文件，并分析仿真波形， 分析正確后并定義芯片管腳號、下載 。 結(jié)論：分析汽車尾燈控制電路的仿真波形圖，由圖可知仿真波形圖具有 5項功能，即滅燈、急剎車、左拐彎、右拐彎及倒車等。 提問 ：若再增加二項功能，將作如何設(shè)計 ？ 課程設(shè)計舉例 方法一：用原理圖輸入 方法二：用 Verilog HDL描述語言 汽車尾燈控制電路框圖由三部分組成，即 5∕3 線優(yōu)先編碼器、環(huán)形計數(shù)器和組合邏輯電路組成。組合邏輯電路根據(jù)控制模式 A2 A A0，并結(jié)合功能真值表，用 Verilog HDL硬件描述語言完成編譯和仿真。 /* 5/3線編碼器 ic1 */ module ic1(I,A )。 input[4:0] I。 always (I) begin if (I[4]==0) A=339。 else if (I[3]==0) A=339。 else if (I[2]==0) A=339。 else if (I[1]==0) A=339。 else if (I[0]==0) A=339。 else A=339。 end endmodule 建立設(shè)計工程項目名和頂層圖形文件（空殼）； 設(shè)計底層各模塊 *.v 文件，仿真底層各模塊 *.v 文件（略），仿真波形正確并打包； /* 環(huán)形計數(shù)器 ic2 */ module ic2(Q,CLK )。 input CLK。 always (posedge CLK) begin Q[2]=Q[1]。 Q[0]=~Q[1]~Q[0]。 output R3,R2,R1,L3,L2,L1。 input[2:0] D,M。 reg L3,L2,L1。R1=0。L2=0。L0=0。R1=1。 L2=1。L0=1。R1=D[1]。L2=0。L0=0。R1=0。L2=D[0]。L0=D[2]。R1=~CLK。 L2=~CLK。L0=~CLK。仿真波形圖完全符合設(shè)計功能要求，設(shè)計達(dá)到課題要求。⑶擴(kuò)展功能例如①定點鬧時；②星期計數(shù)顯示； ③ … 。 多功能數(shù)字電子鐘（必做） 課程設(shè)計課題 ? 信號定義： 系統(tǒng)示意框圖圖中輸入變量為秒時鐘 CPS，校時、校分變量為 SWH、 SWM ；輸出變量為小時 H、分 M及秒 S，以及報時 FU和時段控制變量 Z。 多功能數(shù)字電子鐘（必做） 課程設(shè)計課題 Ⅱ 、 輸入變量：時鐘 CPS，校分變量為 SWH、 SWM ； 輸出變量： 小時計時 H[7..4]、 H[3..0]為 8421BCD碼輸出，其時鐘為 CPH；分計時 M[7..4]、 M[3..0]為 8421BCD碼輸出，其時鐘為 CPM。 Ⅲ 、 建議：在頂層文件中，由若干低層模塊（“打包”）組成整個多功能數(shù)字鐘，事先分別對各模塊作設(shè)計、仿真及打包（創(chuàng)建的新的邏輯電路包）， 最后級連各模塊，統(tǒng)調(diào)、仿真、選擇芯片及下載，從而實現(xiàn)各項功能。 上述共計 15項欄目 撰寫設(shè)計報告格式及要求 (供參考 ) 課程設(shè)計課題 ? Ⅳ 、有關(guān)規(guī)定：⑴《課設(shè)》一人一組；⑵設(shè)計仿真及下載、演示必須經(jīng)教師在實驗室驗收后，學(xué)生《課設(shè)》成績有效；⑶ 《課設(shè)》設(shè)計報告一人一份，定于 18周末（ 6月 24日）前交。 多功能數(shù)字電子鐘 課程設(shè)計課題 ? 設(shè)計要求：