八路競(jìng)賽搶答器設(shè)計(jì)書-在線瀏覽
2024-09-12 23:43本頁(yè)面
【正文】 存允許端LE為高電平時(shí)，O隨數(shù)據(jù)D而變。當(dāng)LE端施密特觸發(fā)器的輸入滯后作用，使交流和直流噪聲抗擾度被改善400mV。D0～D7數(shù)據(jù)輸入端LE鎖存允許端 O0O7輸出端 74LS373外部管腿圖、真值表、邏輯圖，如下圖3所示： 圖一 外部管腳圖 圖二 邏輯圖 表一 真值表圖3 74LS373外部管腿圖、真值表、邏輯圖真值表中：L——低電平； H——高電平； X——不定態(tài)； Q0——建立穩(wěn)態(tài)前Q的電平； G——輸入端，與8031ALE連高電平：暢通無(wú)阻低電平：關(guān)門鎖存。當(dāng)G=“1”時(shí)，74LS373輸出端1Q—8Q與輸入端1D—8D相同；當(dāng)G為下降沿時(shí)，將輸入數(shù)據(jù)鎖存。當(dāng)要求輸出 0－15 時(shí)，消隱輸入（ ）應(yīng)為高電平或開路，對(duì)于輸出為0 時(shí)還要求脈沖消隱輸入（ ）為高電平或者開路。當(dāng)RBI和地址端（A0－A3）均為低電平，并且燈測(cè)試輸入端（ ）為高電平時(shí)， Ya －Yg為低電平，脈沖消隱輸出（ ）也變?yōu)榈碗娖健?8 與248 的引出端排列、功能和電特性均相同，差別僅在顯示6 和9,248 所顯示的6 和9 比48 多出上杠和下杠。從各個(gè)要求來說明我的設(shè)計(jì)思路。當(dāng)OE 為高電平時(shí)，O0~O7 呈高阻態(tài)，即不驅(qū)動(dòng)總線，也不為總線的負(fù)載，但鎖存器內(nèi)部的邏輯操作不受影響，所以讓OE端直接連接低電平，驅(qū)動(dòng)負(fù)載總線。當(dāng)LE 為低電平時(shí)，O 被鎖存在已建立的數(shù)據(jù)電平。一旦有人搶答時(shí)，鎖存器鎖存控制端LE處于低電平，裁判按下清零鍵，通過異或門連接到LE端的為高電平，此時(shí)8D鎖存器輸出端電平隨輸入端電平，所以8輸入與非門輸出的為低電平，而在觸點(diǎn)開關(guān)復(fù)位之后，異或門兩輸入端分別為高低電平，所以輸出為高電平，所以LE連接為高電平，可以實(shí)現(xiàn)下一輪的搶答。相比于方案二，我的方案用到的門電路以及芯片較少，做成實(shí)物的難度稍小點(diǎn)，調(diào)試過程中出現(xiàn)的問題也會(huì)少些。譯碼器我選擇的是74LS48七段譯碼，顯示部分采用七段數(shù)碼管，如下圖所示 。 搶答前 搶答后門電路的主要由8輸入的與非門和異或門組成，開始搶答前，八個(gè)高電平輸入到與非門，出來的是低電平，與裁判控制處的高電平異或，輸出高電平，所以鎖存器在搶答前是連接高電平的，一旦有人搶答，8輸入與非門輸出高電平，通過與高電平的異或，輸出低電平，鎖存器實(shí)現(xiàn)所存功能，所以后搶答的人無(wú)效。這部分我利用的是試驗(yàn)儀上的8個(gè)觸點(diǎn)開關(guān)。 4 電路的裝配與檢測(cè)調(diào)試 電路的裝配
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