課程設(shè)計(jì)-基于cpld的交通燈設(shè)計(jì)-在線瀏覽
2025-01-13 09:27本頁面
【正文】 )。039。 ELSIF(EN2=39。)THEN IF (CLK39。139。 ELSE bcd1n=bcd1n1。 END IF。 END PROCESS。 PROCESS(bcd1n) BEGIN J2=39。 IF(bcd1n=0)THEN J2=39。 END IF。 END。 USE 。 ENTITY djs25 IS PORT (clk:IN STD_LOGIC。 EN1:IN STD_LOGIC。 q1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END djs25。 SIGNAL vcd10n:STD_LOGIC_VECTOR(3 DOWNTO 0)。039。 ELSIF(EN1=39。)THEN IF(CLK39。139。 ELSIF(bcd1n=0 and vcd10n=0)THEN bcd1n=0000。 END IF。 END IF。 q1=bcd1n。 PROCESS (clk,cr) BEGIN IF(cr=39。)THEN vcd10n=0010。139。EVENT AND CLK=39。)THEN IF(bcd1n=0)THEN IF(vcd10n=0)THEN vcd10n=0000。 END IF。 END IF。 END PROCESS。039。139。 END PROCESS。 元件圖 （ 25 秒倒計(jì)時(shí)計(jì)數(shù)器元件圖） 仿真圖 （ 25 秒倒計(jì)時(shí)計(jì)數(shù)器仿真圖） 電路圖 （ 25秒倒計(jì)時(shí)計(jì)數(shù)器 RTL 電路圖） 20 秒倒計(jì)時(shí)計(jì)數(shù)器 源代碼 LIBRARY IEEE。 USE 。 cr: IN STD_LOGIC。 J3:OUT STD_LOGIC。 y10:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 ARCHITECTURE a OF djs20 IS SIGNAL bcd1n:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN PROCESS(clk,cr) BEGIN IF(cr=39。)THEN bcd1n=0000。139。139。EVENT AND CLK=39。)THEN IF(bcd1n=0 and vcd10n/=0)THEN bcd1n=1001。 ELSE bcd1n=bcd1n1。 END IF。 END PROCESS。 y10=vcd10n。039。 ELSIF (EN3=39。)THEN IF(CLK39。139。 ELSE vcd10n=vcd10n1。 END IF。 END IF。 PROCESS(bcd1n,vcd10n) BEGIN J3=39。 IF(bcd1n=0 and vcd10n=0)THEN J3=39。 END IF。 END。 USE 。 ENTITY djs30 IS PORT (clk: IN STD_LOGIC。 EN4: IN STD_LOGIC。 q1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END djs30。 SIGNAL vcd10n:STD_LOGIC_VECTOR(3 DOWNTO 0)。039。J1=39。 ELSIF(EN4=39。)THEN IF(CLK39。139。 ELSIF(bcd1n=0 and vcd10n=0)THEN bcd1n=0000。 END IF。 END IF。 q1=bcd1n。 PROCESS(clk,cr) BEGIN IF(cr=39。)THEN vcd10n=0011。139。139。EVENT AND CLK=39。)THEN IF(bcd1n=0)THEN IF(vcd10n=0)THEN vcd10n=0000。 END IF。 END IF。 END PROCESS。039。139。 END PROCESS。 元件圖 （ 30 秒倒計(jì)時(shí)計(jì)數(shù)器元件圖 ） 仿真圖 （ 30 秒倒計(jì)時(shí)計(jì)數(shù)器仿真圖） 電路圖 （ 30秒倒計(jì)時(shí)計(jì)數(shù)器 RTL 電路圖） 15 秒倒計(jì)時(shí)計(jì)數(shù)器 源代碼 LIBRARY IEEE。 USE 。 cr:IN STD_LOGIC。 J5:OUT STD_LOGIC。 y10:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 ARCHITECTURE a OF djs15 IS SIGNAL bcd1n:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN PROCESS(clk,cr) BEGIN IF(cr=39。)THEN bcd1n=0101 。139。139。EVENT AND CLK=39。)THEN IF(bcd1n=0 and vcd10n/=0)THEN bcd1n=1001。 ELSE bcd1n=bcd1n1。 END IF。 END PROCESS。 y10=vcd10n。039。 ELSIF(EN5=39。)THEN IF(CLK39。139。 ELSE vcd10n=vcd10n1。 END IF。 END IF。 PROCESS(bcd1n,vcd10n) BEGIN J5=39。 IF(bcd1n=0 and vcd10n=0)THEN J5=39。 END IF。 END。 USE 。 USE 。 state_inputs: IN STD_LOGIC_VECTOR(0 TO 1)。 w0,w1,w2:IN STD_LOGIC。 y1:
高考資料相關(guān)推薦
鄂ICP備17016276號(hào)-1