【正文】 E 接收機對不同路徑的信號進(jìn)行集成，還可以通過相關(guān)權(quán)值相關(guān)器進(jìn)行集成，達(dá)到最終的有效輸出。 擴頻通信以其抗干擾能力強、抗多徑衰落強、保密性好、可碼分多址通信等諸多優(yōu)湖南科技大學(xué)畢業(yè)設(shè)計（論文） 點在現(xiàn)代通信系統(tǒng)中占據(jù)了強有力的地位，成為現(xiàn)代高技術(shù)通信傳輸方式。本文主要針對直接序列擴頻通信系統(tǒng)同步電路中的 PN碼同步，提出了同步的解決方法和實現(xiàn)過程，該同步系統(tǒng)發(fā)送 端和接收端的 PN碼發(fā)生器采 用同一個時鐘控制，所以發(fā)送段和接收端的 PN碼相差只可能時整數(shù)割切普，所以本設(shè)計只需完成同步的捕獲則同步完成。 FPGA 則不同，它采用了邏輯單元陣列 LCA(Logic Cell Array)這樣一個新概念，內(nèi)部包括可配置邏輯模塊 CLB(Configurable Logic Block)、輸出輸入模塊 IOB(Input Output Block)和內(nèi)部連線 (Interconnect)三個部分。查找表可以很好地滿足這一要求，目前主流 FPGA 都采用了基于 SRAM 工藝的查找表結(jié)構(gòu)，也有一些軍品和宇航級 FPGA 采用 Flash 或者熔絲與反熔絲工藝的 查找表結(jié)構(gòu)。 根據(jù)數(shù)字電路的基本知識可以知道，對于一個 n 輸入的邏輯運算，不管是與或非運算還是異或運算等等，最多只可能存在 2n種結(jié)果。 FPGA 的原理也是如此，它通過燒寫文件去配置查找表的內(nèi)容，從而在相同的電路情況下實現(xiàn)了不同的邏輯功能。目前 FPGA 中多使用 4 輸入的 LUT，最多只 可能存在 2n種結(jié)果。 FPGA 的原理也是如此，它通過燒寫文件去配置查找表的內(nèi)容，從而在相同的電路情況下實現(xiàn)了不同的邏輯功能。從表中可以看到， LUT 具有和邏輯電路相同的功能。 由于基于 LUT 的 FPGA 具有很高的集成度，其器件密度從數(shù)萬門到數(shù)千萬門不等，可以完成極其復(fù)雜的時序與邏輯組合邏輯電路功能，所以適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計領(lǐng)域。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對湖南科技大學(xué)畢業(yè)設(shè)計（論文） 片內(nèi)的 RAM進(jìn)行編程。 加電時，F(xiàn)PGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進(jìn)入工作狀態(tài)。 FPGA的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。因此， FPGA 的使用非常靈活。用戶可根據(jù)不同的配置模式，采用不同的編程方式。目前， FPGA 市場占有率最高的兩大公司賽靈思公司和 Altera 生產(chǎn)的 FPGA都是基于 SRAM 工藝的，需要在使用時外接一個片外存儲器以保存程序。這樣 FPGA 不僅能反復(fù)使用，還無需專門的 FPGA 編程器，只需通用的 EPROM、 PROM 編程器即可。 Lattice 是ISP 技術(shù)的發(fā)明者，在小規(guī)模 PLD 應(yīng)用上有一定的特色。 FPGA 芯片結(jié)構(gòu)目前主流的 FPGA 仍是 基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本性能，并且整合了常用功能 (如 RAM、時鐘管理和 DSP)的硬核 (ASIC 型 )模塊。每個模塊的功能如下： 1） 可編程輸入輸出單元 (IOB) 可編程輸入 /輸出單元簡稱 I/O 單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入 /輸出信號的驅(qū)動與匹配要求。通過軟件的靈活配置，可適配不同的電氣標(biāo)準(zhǔn)與 I/O 物理特性，可以調(diào)整驅(qū)動電流的大小，可以改變上、下拉電阻。 IOB 內(nèi)部結(jié)構(gòu)外部輸入信號可以通過 IOB 模塊的存儲單元輸入到 FPGA 的內(nèi)部，也可以直接輸入FPGA 內(nèi)部。 為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)，F(xiàn)PGA 的 IOB 被劃分為若干 個組 (bank)，每個 bank 的接口標(biāo)準(zhǔn)由其接口電壓 VCCO 決定，一個 bank 只能有一種 VCCO，但不同 bank 的 VCCO 可以不同。 2） 可配置邏輯塊 (CLB) 湖南科技大學(xué)畢業(yè)設(shè)計（論文） CLB 是 FPGA 內(nèi)的基本邏輯單元。 開關(guān)矩陣是高度靈活的，可以對其進(jìn)行配置以便處理組合邏輯、移位寄存器或 RAM。每個 CLB 模塊不僅可以用于實現(xiàn)組合邏輯、時序邏輯，還可以配置為分布式 RAM 和分布式 ROM。算術(shù)邏輯包括一個異或門 (XORG)和一個專用與門 (MULTAND)，一個異或門可以使一個 Slice 實現(xiàn) 2bit 全加操作，專用與門用于提高乘法器的效率；進(jìn)位邏輯由專用進(jìn)位信號和函數(shù)復(fù)用器 (MUXC)組成，用于實現(xiàn)快速的算術(shù)加減法操作； 4 輸入函數(shù)發(fā)生器用于實現(xiàn) 4 輸入 LUT、分布式 RAM或 16 比特移位寄存器 (Virtex5 系列芯片的 Slice 中的兩個輸入函數(shù)為 6 輸入，可以實現(xiàn) 6 輸入 LUT或 64 比特移位寄存器 )；進(jìn)位邏輯包括兩條快速進(jìn)位鏈，用于提高 CLB 模塊的處理速度。賽靈思公司推出最先進(jìn)的 FPGA 提供數(shù)字時鐘管理和相位環(huán)路鎖定。 4） 嵌入式塊 RAM(BRAM) 大多數(shù) FPGA 都 具有內(nèi)嵌的塊 RAM，這大大拓展了 FPGA 的應(yīng)用范圍和靈活性。 RAM、 FIFO 是比較普及的概念，在此就不冗述。除了塊 RAM，還可以將 FPGA 中的 LUT 靈活地配置成 RAM、 ROM 和 FIFO 等結(jié)構(gòu)。 單片塊 RAM的容量為 18k 比特，即位寬為 18 比特、深度為 1024，可以根據(jù)需要改變其位寬和深度，但要滿足兩個原則：首先，修改后的容量 (位寬 、 深度 )不能大于 18k 比特；其次，位寬最大不能超過 36 比特。 5） 豐富的布線資源 布線資源連通 FPGA 內(nèi)部的所有單元，而連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。第一類是全局布線資源，用于芯片內(nèi)部全局時鐘和全局復(fù)位置位的布線；第二類是長線資源，用以完成芯片 Bank 間的高速信號和第二全局時鐘信號的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連湖南科技大學(xué)畢業(yè)設(shè)計（論文） 和布線；第四類是分布式的布線資源，用于專有時鐘、復(fù)位等控制信號線。從本質(zhì)上講，布線資源的使用方法和設(shè)計的結(jié)果有密切、直接的關(guān)系?，F(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單片 FPGA 成為了系統(tǒng)級的設(shè)計工具，使其具備了軟硬件聯(lián)合設(shè)計的能力，逐步向 SOC 平臺過渡。賽靈思公司生產(chǎn)的芯片上集成了 DCM 和 DLL， Altera 公司的芯片集成了 PLL，Lattice 公司的新型芯片上同時集成了 PLL 和 DLL。 7） 內(nèi)嵌專用硬核 內(nèi)嵌專用硬核是相對底層嵌入的軟核而言的，指 FPGA 處理能力強大的硬核 (Hard Core)，等效于 ASIC 電路。例如：為了提 FPGA 的乘法速度，主流的 FPGA 中都集成了專用乘法器；為了適用通信總線與接口標(biāo)準(zhǔn)，很多高端的 FPGA 內(nèi)部都集成了串并收發(fā)器 (SERDES)，可以達(dá)到數(shù)十 Gbps 的收發(fā)速度。通過 PowerPC(TM)、 Miroblaze、 Picoblaze 等平臺，能夠開發(fā)標(biāo)準(zhǔn)的 DSP 處理器及其相關(guān)應(yīng)用，達(dá)到 SOC 的開發(fā)目的。 Xilinx 三態(tài)以太網(wǎng) MAC 核是一個可參數(shù)化的核，非常適合在網(wǎng)絡(luò)設(shè)備中使用 , 例如開關(guān)和路由器等。可定制的 TEMAC 核使系統(tǒng)設(shè)計者能夠?qū)崿F(xiàn)寬范圍的集成式以太網(wǎng)設(shè)計，從低成本 10/100 以太網(wǎng)到性能更高的 1GB 端口 。另外，它還支持半雙工和全雙工操作。 湖南科技大學(xué)畢業(yè)設(shè)計（論文） FPGA 開發(fā)工具介紹 VHDL 語言簡介 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年 ， 是一種用于電路設(shè)計的高級語言。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡稱 87版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。 1993 年， IEEE 對 VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的10761993 版本，（簡稱 93 版）。有專家認(rèn)為，在新的世紀(jì)中， VHDL 于 Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。目前，它在中國的應(yīng)用多數(shù)是用在 FPGA/CPLD/EPLD 的設(shè)計中。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計的基本點 。 VHDL 能使各種復(fù)雜度 (系統(tǒng)級、 PCB 板級、芯片級、門級 ) 的網(wǎng)絡(luò)都可以在不同的抽象程度上被描述 , 它支持系統(tǒng)級、寄存器級和門級三個不同層次的設(shè)計 ,正逐漸成為電子設(shè)計師們設(shè)計數(shù)字硬件所必須掌握的工具語言。用 VHDL 書寫的源文件 , 既是程序又是文檔 。 (2) VHDL 本 身的生命期長 , 因為 VHDL 的硬件描述與工藝技術(shù) 無關(guān) , 不會因工藝變化而使描述過時。一個大規(guī)模設(shè)計不可能一個人獨立完成 , 它將由多個人甚至多個項目組共同完成 , VHDL 中實體的概念、程序包的概念、設(shè)計 庫的概念為設(shè)計的分解和再利用提供了湖南科技大學(xué)畢業(yè)設(shè)計（論文） 有力的支持。 2） 硬件描述語言輸入（ Text Editor） MAX+PLUSII 軟件中有一個集成的文本編輯器 ,該編輯器支持 VHDL,AHDL 和Verilog 硬件描述語言的輸入 ,同時還有一個語言模板使輸入程序語言更加方便 ,該軟件可以對這些程序語言進(jìn)行編譯并形成可以下載配置數(shù)據(jù)。使 用時只要將欲輸入波形的時間段用鼠標(biāo)涂黑，然后選擇工具條中的按鈕，例如，如果要某一時間段為高電平，只需選擇按鈕 1。 4） 管腳（底層）編輯窗口 (Floorplan Editor) 該窗口用于將已設(shè)計好邏輯電路的輸入輸出節(jié)點賦予實際芯片的引腳 ,通過鼠標(biāo)的拖拉，方便的定義管腳的功能。 6） 邏輯綜合與適配 該軟件在編譯過程中，通過邏輯綜合 (Logic Synthesizer)和適配 (Fitter) 模塊 ,可以把最簡單的邏輯表達(dá)式自動的吻合在合適的器件中。一旦選擇該菜單，在編譯窗口將顯示出醫(yī)生，用鼠標(biāo)點擊醫(yī)生，該醫(yī)生可以告訴你程序文件 的健康情況。 湖南科技大學(xué)畢業(yè)設(shè)計（論文） 9） 編程文件的產(chǎn)生 編譯器中的裝配程序 (Assembler)將編譯好的程序創(chuàng)建一個或多個編程目標(biāo)文件： EPROM 配置文件（ *.POF）例如 ,MAX7000S 系列 SRAM 文件（ *.SCF）例如 ,FLEX8000 系列的配置芯片 EPROM JEDEC 文件 (*.JED) 十六進(jìn)制文件 (*.HEX) 文本文件 (*.TTF) 串行 BIT 流文件 (*.SBF) 10） 仿真 當(dāng)設(shè)計文件被編譯好 ,并在波形編輯器中將輸入波形編輯完畢后 ,就可以進(jìn)行行為仿真了 ,通過仿真可以檢驗設(shè)計的邏輯關(guān)系是否準(zhǔn)確 . 11） 分析時間 (Analyze Timing) 該功能可以分析各個信號到輸出端的時間延遲 ,可以給出延遲矩陣和最高工作頻率。如圖 所示。 2） 編譯 ： 先根據(jù)設(shè)計要求設(shè)定編譯參數(shù)和編譯策略，如器件的選擇、邏輯綜合方式的選擇等。 3） 仿真：仿真包括功能仿真、時序仿真和定時分析，可以利用軟件的仿真功能來驗證設(shè)計項目的邏輯功能是否正確。 在設(shè)計過程中，如果出現(xiàn)錯誤，則需重新回到設(shè)計輸入階段，改正錯誤或調(diào)整電路后重設(shè)計輸入 編 譯 在系統(tǒng)測試 編 程 修改設(shè)計 仿真與定時分析 圖 開發(fā)流程圖 湖南科技大學(xué)畢業(yè)設(shè)計（論文） 復(fù)上述過程。 二 .設(shè)計步驟 1） 輸入項目文件名 (File/Project/Name) 2） 輸入源文件 (圖形、 VHDL、 AHDL、 Verlog 和波形輸入方式 ) (Max+ plusⅡ /graphic Editor； Max+ plusⅡ /Text Editor； Max+ plusⅡ /Waveform Editor) 3） 指定 FPGA 型號 (Assign/Device) 4） 設(shè)置管腳、下載方式和邏輯綜合的方式 (Assign/Global Project Device Option, Assign/Global Logic Synthesis) 5） 保存并檢查源文件 (File/project/Save amp。 Compile) 8） 生成波形文件 (Max+ plusⅡ /Waveform Editor) 9） 仿真 (Max+ plusⅡ /Simulator) 10） 下載配置 (Max+ plusⅡ /Programmer) FPGA 開發(fā)基本流程 FPGA 是可編程芯片，因此 FPGA 的設(shè)計方法包括硬件設(shè)計和軟件設(shè)計兩部分。 目前微電子技術(shù)已經(jīng)發(fā)展到 SOC 階段，即集成系統(tǒng) (Integrated System)階段，相對于集成電路 (IC)的設(shè)計思想有著革命性的變化。這么龐大的工作量顯然超出了單個工程師的能力，因