vhdl語言應(yīng)用基礎(chǔ)1(基本結(jié)構(gòu)、數(shù)據(jù)類型)-在線瀏覽
2024-08-01 07:16本頁面
【正文】 93 (called VHDL 1993) ? more recently: VHDLAMS: includes analog modeling 由于 VHDL的開發(fā)環(huán)境的主體是仿真模擬器（ simulator） ,VHDL的模擬與一般語言的模擬有以下不同： 1. 模擬時間 －－需要強調(diào)的是，這一概念是模擬所對應(yīng)硬件的運行時間。程序按模擬時間運行，相互間的延遲也按模擬時間計算。例如，有幾個加法器，他們隨著模擬時間的增長并行工作。這與硬件電路實際工作情況是一致的。 ? 實體 用于描述所設(shè)計的系統(tǒng)的外部接口信號； ? 構(gòu)造體 用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為； ? 包集合 存放各設(shè)計模塊都能共享的數(shù)據(jù)類型、常數(shù)和子程序等； ? 配置 用于從庫中選取所需單元來組成系統(tǒng)設(shè)計的不同版本； ? 庫 存放已經(jīng)編譯的實體、構(gòu)造體、包集合和配置。 ? The general structure of an entity has two main parts: the entity declaration, which specifies the input and output signals for the entity, and the architecture, which gives the circuit details . ? VHDL for a 2to1 multiplexer s e lds e ldq ???? 01 由上面的例子可以看出，實體說明是二選一器件外部引腳的定義；而構(gòu)造體則描述了二選一器件的邏輯電路和邏輯關(guān)系。 描述輸入輸出 y: OUT STD_LOGIC)。 LIBRARY IEEE。 自定義元件庫 ARCHITECTURE rtl OF nand_2 IS BEGIN 結(jié)構(gòu)體說明 y=NOT(a AND b)。 定義元件庫 定義使用哪些自定義元件庫 定義電路實體的外觀 :I/O接口的規(guī)格 描述電路內(nèi)部的邏輯功能 決定哪一個architecture被使用 1. VHDL基本結(jié)構(gòu)圖 2. ENTITY DECLARATION ? 功能 ：描述設(shè)計模塊的輸入 /輸出信號或引腳，并給出設(shè)計模塊與外界的接口。 ? 格式 ： ENTITY 實體名 IS [GENERIC（ 類屬表 ）； ] [PORT（ 端口表 ）； ] END [ENTITY] [實體名 ] ? 實際上，對 VHDL而言，大寫小寫都一視同仁，不加區(qū)分。 （ 1） The name of the entity ? 實體名 實際上是器件名，最好根據(jù)相應(yīng)的電路功能確定。 ? 實體名必須與文件名相同，否則無法編譯。 ? 實體名不能用中文，也不能用數(shù)字開頭。 （ 2） GENERIC 類屬表：用以將信息參數(shù)傳遞到實體。 timex: time )。 端口表：指明實體的輸入、輸出信號極其模式。 EXAMPLE ENTITY black_box IS Generic ( constant width : integer := 7； )。 d: IN std_logic_vector(width DOWNTO 0)。 co: OUT std_logic)。 黑盒 rst d[7:0] clk q[7:0] co 關(guān)鍵字 類屬參量 端口定義 端口模式 端口數(shù) 據(jù)類型 實體結(jié)束 Exercise 1 編寫包含以下內(nèi)容的實體代碼 端口 D 為 12位輸入總線 端口 OE 和 CLK 都是 1位輸入 端口 AD 為 12位雙向總線 端口 A為 12位輸出總線 端口 INT 是 1位輸出 端口 AS 是一位輸出同時被用作內(nèi)部反饋 my_design d[11:0] oe clk ad[11:0] a[11:0] int as answer LIBRARY ieee。 ENTITY my_design IS PORT ( d: IN std_logic_vector(11 DOWNTO 0)。 ad: INOUT std_logic_vector(11 DOWNTO 0)。 int: OUT std_logic。 END my_design。 編寫 4選 1數(shù)據(jù)選擇器的實體代碼。一個設(shè)計實體可以有多個結(jié)構(gòu)體。 VHDL結(jié)構(gòu)體術(shù)語 ? 說明語句： 用于定義結(jié)構(gòu)體中所用的數(shù)據(jù)對象和子程序，并對所引用的元件加以說明，但不能定義變量。這五種語句結(jié)構(gòu)本身是并行語句，但內(nèi)部可能含有并行運行的邏輯描述語句或順序運行的邏輯描述語句，如進程內(nèi)部包含的即為順序語句。 結(jié)構(gòu)體結(jié)構(gòu)圖 結(jié)構(gòu)體 說明語句 功能描述語句 塊語句 進程語句 信號賦值語句 子程序調(diào)用語句 元件例化語句 定義順序語句模塊，用從外部獲得的信號值，或內(nèi)部的運算數(shù)據(jù)向其它的信號進行賦值。 元件調(diào)用，用來調(diào)用另一個實體所描述的電路。 The relationship between the entity and architecture Input 1 Input n Output 1 Output n ENTITY A B C D Sel MUX_Out 2 ? Structure描述 描述該設(shè)計單元的硬件結(jié)構(gòu) ,即該硬件是如何構(gòu)成的 ,類似于數(shù)字電路中的邏輯圖描述 . ? Date Flow描述 它是類似于寄存器傳輸級的方式描述數(shù)據(jù)的傳輸和變換，以規(guī)定設(shè)計中的各種寄存器形式為特征，然后在寄存器之間插入組合邏輯。 ? Behavior Process描述 只描述所希望電路的功能或者電路行為（輸入輸出間轉(zhuǎn)換的行為），而沒有指明或涉及實現(xiàn)這些行為的硬件結(jié)構(gòu)。 Three kinds of description for the architecture architecture one of mux21 is single d,e:bit。 e=b and s。 end one。 end one。039。 end one。 y: OUT std_logic_vector(7 DOWNTO 0))。 ARCHITECTURE example OF black_box IS BEGIN y = a AND b。 操作案例 操作題目： 通過 3?8譯碼器的設(shè)計實例，從整體結(jié)構(gòu)上初步認識 VHDL的基本結(jié)構(gòu)和語句特點。 返 回 A0 A1 A2 EN Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 38 譯碼器 PART
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