【正文】 儲(chǔ)單元的內(nèi)容 ， 將函數(shù)變量輸入到ROM的地址線 ， 由 ROM的每條數(shù)據(jù)線得到一個(gè)函數(shù)輸出 。 可用 4位地址、 4位數(shù)據(jù)的 ROM實(shí)現(xiàn)此轉(zhuǎn)換的電路。 D0 = ∑ m(1， 2， 5， 6， 9， 10， 13， 14) D1 = ∑ m(2， 3， 4， 5， 10， 11， 12， 13) D2 = ∑ m(4， 5， 6， 7， 8， 9， 10， 11) D3 = ∑ m(8， 9， 10， 11， 12， 13， 14，15） 為表示方便 ， 通常用陣列圖描述可編程邏輯器件 （ PLD）的結(jié)構(gòu)和編程信息 。 A A 緩沖門 A A B C 固定連接 編程連接 不連接或 待編程連接 A B C F=A+B+C 圖 PLD陣列圖中的邏輯門及連接關(guān)系 與門 或門 地址譯碼器 與運(yùn)算陣列 m0 m2 m4 m6 m8 m10 m12 m14 m1 m3 m5 m7 m9 m11 m13 m15 A3 A2 A1 A0 D3 D1 D0 D2 存儲(chǔ)矩陣 或運(yùn)算陣列 圖 實(shí)現(xiàn) 二進(jìn)制碼與循環(huán)碼轉(zhuǎn)換的 ROM的陣列圖 依據(jù)結(jié)構(gòu)和編程寫入方式的不同， ROM有多個(gè)種類。 在 PROM出廠時(shí)，多發(fā)射極晶體管的各發(fā)射極所連的熔絲呈連接狀態(tài)，相當(dāng)于各存儲(chǔ)位存儲(chǔ)數(shù)據(jù)“ 1”。 ＋ Vcc 位線 CS Dm1 Dm2 D0 熔絲 地 址 譯 碼 器 W0 W1 W2n1 字線 A0 A1 An1 地址線 圖 PROM 圖 。當(dāng)編程需要連接兩個(gè)導(dǎo)電層時(shí)，在介質(zhì)層施加高脈沖電壓（ 18V）使其被擊穿，使兩個(gè)導(dǎo)電層連通。 反熔絲占用的硅片面積較小，適宜做高集成度可編程器件中的編程單元。 （ 3） EEPROM（ Electrical Erasable PROM 可電擦除PROM） EEPROM使用電信號(hào)完成擦改工作，無(wú)需紫外線照射。EEPROM的結(jié)構(gòu)可類比 EPROM。 兩個(gè)柵極為控制柵和浮置柵 。 閃速存儲(chǔ)器的擦除方法與 EEPROM類似 ， 利用 “ 隧道效應(yīng) ” （ FN隧道效應(yīng) ） 。 閃速存儲(chǔ)器的結(jié)構(gòu)和制作工藝可使它的集成度更高 。 閃速存儲(chǔ)器的這些優(yōu)點(diǎn)使它獲得了快速的發(fā)展 。 它的核心技術(shù)是鐵電晶體材料 。 在電場(chǎng)作用下的這種穩(wěn)定狀態(tài)只有兩個(gè) 。 中心原子的穩(wěn)定狀態(tài)在電場(chǎng)撤消后可長(zhǎng)期保留 ， 常溫中可達(dá)一百年以上 。 由于鐵電晶體單元在存儲(chǔ)狀態(tài)改變時(shí)的 物理過(guò)程中沒(méi)有任何原子碰撞， FRAM的寫入速率可比 EPROM類（ EPROM、 EEPROM、Flash Memery）快得多，在 μs數(shù)量級(jí) 。另一方面， FRAM寫入功耗也比 EPROM類的低得多，典型值上是EEPROM的 2,500分之一。 隨機(jī)存儲(chǔ)器 RAM ? RAM ( Random Access Memory)在工作時(shí)可對(duì)任一存儲(chǔ)單元讀取或?qū)懭?，常用于?duì)數(shù)據(jù)有頻繁快速暫存和選擇讀取的場(chǎng)合。地址譯碼器給出 n位地址變量的全部最小項(xiàng)Wk (k=0～ 2n1)，存儲(chǔ)單元陣列完成可編程或運(yùn)算。 RAM的分類 ? 靜態(tài) RAM(SRAM： Static RAM ) ? SRAM的存儲(chǔ)數(shù)據(jù)在寫入后可一直保存 (不掉電的情況下 )。 ? 在同等材料和工藝情況下， SRAM的存取速率一般相對(duì)較快，而 DRAM的集成度會(huì)相對(duì)較高。 用存儲(chǔ)器實(shí)現(xiàn)邏輯處理 （ 1）存儲(chǔ)器實(shí)現(xiàn)組合邏輯 當(dāng)用存儲(chǔ)器實(shí)現(xiàn) n個(gè)邏輯變量 、 m個(gè)輸出的組合邏輯 函數(shù)時(shí)有以下幾個(gè)要點(diǎn) ： ? 需要用 n位地址 、 2n個(gè)存儲(chǔ)單元、 每單元 m位 的 ROM或RAM。 ? 由存儲(chǔ)器的輸出數(shù)據(jù)線 Dj得到第 j個(gè)邏輯函數(shù) (j=m1～ 0)。寫入存儲(chǔ)器中的第k(k=0～ 2n1)個(gè)存儲(chǔ)單元的第 j位 (j=m1～ 0)的 1/0應(yīng)根據(jù)最小項(xiàng) Wk在第 j個(gè)函數(shù)表達(dá)式中的有 /無(wú)來(lái)決定。存儲(chǔ)器內(nèi)部的電路設(shè)計(jì)可保證輸出信號(hào)的穩(wěn)定性。當(dāng)多個(gè)地址變量出現(xiàn)變化的時(shí)刻偏差大于存儲(chǔ)器的讀取時(shí)間，功能冒險(xiǎn)就存在，輸出信號(hào)上可能出現(xiàn)毛刺噪聲。 這意味著利用存儲(chǔ)器也可實(shí)現(xiàn)同步時(shí)序邏輯。利用 ROM可簡(jiǎn)化設(shè)計(jì)過(guò)程，實(shí)現(xiàn)電路也簡(jiǎn)單。由于沒(méi)有輸入變量 X， ROM僅需 4條地址線，故 p=4。需用 10個(gè)存儲(chǔ)單元保存 10個(gè)狀態(tài)值，設(shè) ROM有16個(gè)存儲(chǔ)單元。 ROM輸出的 D4作為 Z 。結(jié)果見(jiàn)表 。 ROM以當(dāng)先輸入 X和 Qn作為地址去尋址輸出 Z和 Qn+1。 例 基于 ROM，實(shí)現(xiàn)圖 。在實(shí)現(xiàn)時(shí)需首先對(duì)狀態(tài)符號(hào)進(jìn)行編碼。而在使用 ROM時(shí)，這樣的編碼追求的意義已不大，因而為狀態(tài)符號(hào)分配編碼的方法就可簡(jiǎn)單又多樣了 。 A 0/0 B D C E 1/0 1/0 1/0 0/0 1/0 0/1 1/0 0/1 0/1 X/Z 輸入 /輸出 根據(jù)狀態(tài)圖得到狀態(tài)轉(zhuǎn)移表如表 。 實(shí)現(xiàn)電路如圖 。通過(guò)本例可認(rèn)識(shí)到，狀態(tài)及其轉(zhuǎn)移關(guān)系代表著對(duì)輸入信號(hào) X處理的階段及步驟，輸出信號(hào) Z是各階段的處理結(jié)果。 ? 基于隨機(jī)存儲(chǔ)器 RAM可實(shí)現(xiàn)移位寄存器、串 /并轉(zhuǎn)換等時(shí)序電路。 如果用存儲(chǔ)器芯片實(shí)現(xiàn)單個(gè)邏輯函數(shù)，芯片面積的使用效率一般是較低的。在可編程邏輯器件中，存儲(chǔ)器有著多方面的應(yīng)用。與陣列和或陣列中每條線的交點(diǎn)均可由編程決定連接或不連接。 PLA、 PAL、 GAL 圖 2 2 PLA A1 A0 F1 F0 與陣列 或陣列 用 PLA實(shí)現(xiàn)組合邏輯函數(shù)時(shí)，需要將函數(shù)表達(dá)式 化簡(jiǎn) 為最簡(jiǎn)與或式，多輸出情況時(shí)，也要 盡量利用公共的乘積項(xiàng) 。 由于在結(jié)構(gòu)上需保證與陣列或陣列均可被編程， PLA器件的 運(yùn)行速度也受到了一定的限制 。 解 711：根據(jù)題表 72給出的 2位 4線的譯碼功能，譯碼輸出的表達(dá)式如下， PLA的實(shí)現(xiàn)如題 711解圖所示。 2. 器件中增加了觸發(fā)器，使 PAL可實(shí)現(xiàn)時(shí)序邏輯。 解：可設(shè)一輸入控制信號(hào) A，A為邏輯 0時(shí)進(jìn)行加計(jì)數(shù)， A為 1時(shí)進(jìn)行減計(jì)數(shù)。 根據(jù)表 Q2n+ Q1n+1 、 Q0n+1的卡諾圖。 熔斷絲編程的 PAL在出廠時(shí)各熔斷絲呈連通狀態(tài)，相當(dāng)于結(jié)構(gòu)圖與陣列中的各交差點(diǎn)均存在編程連接。與陣列未使用到的與門 (線 )的各編程點(diǎn)呈連接狀態(tài)，與門輸出信號(hào)恒為 0，但為簡(jiǎn)化表達(dá)，未使用到的與門對(duì)應(yīng)的各編程點(diǎn)均不標(biāo)畫符號(hào)“ ?”或?qū)ⅰ??”標(biāo)在與門中，見(jiàn)圖。每個(gè)或門輸出可實(shí)現(xiàn)一個(gè)與或邏輯式，其中固定包括有四個(gè)乘積項(xiàng)，因而說(shuō) PAL的或陣列固定、與陣列可編程 。 各輸出緩沖門的使能也由專用線 OE控制。 2. 沿用了 PAL的“ 與陣列可編程，或陣列固定 ”的結(jié)構(gòu)特征，在 I/O部分增加了輸出邏輯宏單元（ OLMC），改進(jìn)了器件的功能，增加了編程設(shè)置的靈活性。 與陣列中連接每個(gè)與門的橫線可實(shí)現(xiàn)一個(gè)乘積項(xiàng)。每個(gè)乘積項(xiàng)中的變量可選自 32個(gè)信號(hào)（ 8＋ 8個(gè)輸入原變量、反變量、 8＋ 8個(gè)反饋原變量、反變量）。 D觸發(fā)器使 GAL有了時(shí)序邏輯功能，其時(shí)鐘用全局時(shí)鐘（ CLK）。圖 (a)、 (b)分別為其中的時(shí)序輸出模式和組合 I/O模式。隨著信息數(shù)字處理技術(shù)的發(fā)展， SPLD在資源規(guī)模、配置靈活度等方面都難以滿足構(gòu)建數(shù)字系統(tǒng)的要求。本節(jié)以 MAX7000系列為例介紹 EPLD器件的主要特點(diǎn)。 引腳到引腳的信號(hào)延時(shí)為 6ns ， 計(jì)數(shù)器最高工作速度為 。 PIA 宏單元 1 to 16 LAB A 6 to16 16 36 6 to16 I/O 控制塊 6 C 6 to16 16 36 6 to16 I/O 控制塊 6 6 to16 宏單元 1 to 16 LAB D amp。 6 to16 6 輸出使能 6 輸出使能 GCLK1 OE2/GCLK2 OE1 GCLRn1 6 to16 I/O引腳 6 to16 I/O引腳 6 to16 I/O引腳 6 to16 I/O引腳 MAX7000系列器件由以下幾個(gè)基本部分組成： ? 邏輯陣列塊 （ LAB） ? 宏單元 （ MC） ? 輸入 /輸出控制塊 （ I/O控制塊 ） ? 可編程連線陣列 （ PIA） ? 擴(kuò)展乘積項(xiàng) ? 專用輸入線 （ 4個(gè) ） ? 4個(gè)專用輸入端可作為全局時(shí)鐘 （ CLK） 、 清除 （ CLR） 、 輸出使能 （ OE） 信號(hào) ， 它們是為 MC和 I/O控制塊提供的高速控制信號(hào) 。 信號(hào)經(jīng) PIA傳輸后增加一個(gè)傳輸延時(shí) tPIA 。 這是 EPLD/CPLD類 PLD器件的優(yōu)點(diǎn) 。 MC主要由邏輯陣列、乘積項(xiàng)選擇矩陣和可編程觸發(fā)器組成。 圖 MAX7000系列中宏單元 （ MC） 的結(jié)構(gòu)框圖 CLRN Q PRN 乘 積項(xiàng)選擇矩陣 … … … … … … … 并聯(lián)擴(kuò)展項(xiàng) 邏輯陣列 … ENA 全 局 時(shí)鐘 2 全 局 清除 Vcc 來(lái)自 I/O 引腳 去 PIA 共享擴(kuò)展項(xiàng) （ 16個(gè)） 來(lái)自 PIA的36個(gè)信號(hào) 清 除 選擇 去 I/O控制 塊 EEPROM編程位， 作為選擇器的控制信號(hào) 。 由邏輯陣列本身可實(shí)現(xiàn) 5個(gè)乘積項(xiàng) ， 但使用擴(kuò)展乘積項(xiàng)后可使一個(gè) MC實(shí)現(xiàn)多至 20個(gè)的乘積項(xiàng) 。 后接的可編程觸發(fā)器的置位（ PRN） 、 清除 （ CLRN） 、 時(shí)鐘 (CLK)、 時(shí)鐘使能（ ENA） 信號(hào)也可由乘積項(xiàng)選擇矩陣從乘積項(xiàng)中選取 。 觸發(fā)器的時(shí)鐘工作方式可有三種： ① 選自全局時(shí)鐘 （ GCLK GCLK2） 。 ② 帶有時(shí)鐘使能控制的全局時(shí)鐘 。③ 時(shí)鐘來(lái)自某一乘積項(xiàng) 。它們可選自乘積項(xiàng) ， 清除信號(hào)也可選自全局清除信號(hào) 。 來(lái)自 I/O引腳時(shí) ， 可使器件的輸入建立時(shí)間很短 （ 3ns）