圖設(shè)計(jì)準(zhǔn)則ppt課件-在線瀏覽
2025-06-20 22:00本頁(yè)面
【正文】 – 跨導(dǎo) – 均與柵面積的平方根成反比 e f fe f fVV LWCs tt?e f fe f fkkLWCks ?CVt和 Ck是工藝參數(shù) 背柵摻雜分布的統(tǒng)計(jì)波動(dòng)（區(qū)域波動(dòng)） 線寬變化，柵氧的不均勻，載流子遷移率變化等（邊沿和區(qū)域波動(dòng)） 匹配設(shè)計(jì) ? 系統(tǒng)失配 – 工藝偏差 (Process Bias) ? 在制版、刻蝕、擴(kuò)散、注入等過(guò)程中的幾何收縮和擴(kuò)張，所導(dǎo)致的尺寸誤差 – 接觸孔電阻 ? 對(duì)不同長(zhǎng)度的電阻來(lái)說(shuō)，該電阻所占的分額不同 – 多晶硅刻蝕率的變化 (Variations in Polysilicon Etch Rate) ? 刻蝕速率與刻蝕窗的大小有關(guān)，導(dǎo)致隔離大的多晶寬度小于隔離小的多晶寬度 – 擴(kuò)散區(qū)相互影響 ? 同類(lèi)型擴(kuò)散區(qū)相鄰則相互增強(qiáng)，異類(lèi)型相鄰則相互減弱 均與周?chē)h(huán)境有關(guān) 匹配設(shè)計(jì) ? 系統(tǒng)失配 – 梯度效應(yīng) ? 壓力、溫度、氧化層厚度的梯度問(wèn)題，元件間的差異取決于梯度和距離 匹配設(shè)計(jì) ? 系統(tǒng)失配例子 ——電阻 – 電阻設(shè)計(jì)值之為 2： 1 – 由于 poly2刻蝕速度的偏差，假設(shè)其寬度偏差為 ，則會(huì)帶來(lái)約 %的失配 – 接觸孔和接頭處的 poly電阻，將會(huì)帶來(lái)約 %的失配；對(duì)于小電阻，失配會(huì)變大 2u 5u 4u 15Ω R=R□ ?(Leff)/(Weff) R□ =996歐姆 Wp = 匹配設(shè)計(jì) ? 系統(tǒng)失配例子 ——電容 20um 20um 10um 10um 假設(shè)對(duì) poly2的刻蝕工藝偏差是 ，兩個(gè)電容的面積分別是 ()2和 ()2，則系統(tǒng)失配約為% 匹配設(shè)計(jì) ? 降低系統(tǒng)失配的方法 – 元件單元整數(shù)比 ? 降低工藝偏差和歐姆接觸電阻的影響 – 加 dummy元件 ? 保證周?chē)h(huán)境的對(duì)稱 – 匹配元件間距離盡量接近 – 公用重心設(shè)計(jì) (moncentroid) ? 減小梯度效應(yīng) – 匹配元件與其他元件保持一定距離 ? 減小擴(kuò)散區(qū)的相互影響 匹配設(shè)計(jì) ? 降低系統(tǒng)失配的例子 – 加 dummy的電阻匹配 Dummy元件寬度可以小一些 懸空會(huì)帶來(lái)靜電積累！ 匹配設(shè)計(jì) ? 降低系統(tǒng)失配的例子 – 一維公用重心設(shè)計(jì) – 二維公用重心設(shè)計(jì) 匹配設(shè)計(jì) ? 降低系統(tǒng)失配的例子 – 單元整數(shù)比 (R1:R2=1:) – 均勻分布和公用重心 – Dymmy元件 R1 R2 R1 R2 R2 R1 R1 R2 dummy dummy 匹配設(shè)計(jì) ? 降低系統(tǒng)失配的例子 – 單元整數(shù)比 (8:1) – 加 dummy元件 – 公用重心布局 – 問(wèn)題：布線困難，布線寄生電容影響精度 C1 C2 匹配設(shè)計(jì) ? 降低系統(tǒng)失配的例子 – 方向一致 – 加 dummy保證周?chē)h(huán)境對(duì)稱 M1 M2 M1 M2 D S D S M1 M2 D S D S D S D S dummy dummy D, S不再對(duì)稱！ 匹配設(shè)計(jì) ? 降低系統(tǒng)失配的例子 – 加 dummy保證多晶刻蝕速率一致 M1 M2 M3 M1 M2 M3 dummy dummy 多晶刻蝕速率不一致 多晶刻蝕速率一致 匹配設(shè)計(jì) ? 降低系統(tǒng)失配的例子 – 加 dummy導(dǎo)線保持 環(huán)境對(duì)稱 – 公用重心以減小梯度效應(yīng) 不對(duì)稱 互為鏡像 匹配設(shè)計(jì) ? 降低系統(tǒng)失配的例子 – 叉指結(jié)構(gòu) – 交叉耦合結(jié)構(gòu) D1 D2 S 1 2 2 dummy dummy 1 D1 S D2 S D1 共同點(diǎn)：對(duì)梯度效應(yīng)和傾斜注入不敏感 2 1 D2 S D1 1 2 D1 S D2 關(guān)于匹配電路，放大電路不需要和下面的電流源匹配。 匹配分為橫向，縱向，和中心匹配。 尺寸非常小的匹配管子對(duì)匹配畫(huà)法要求不嚴(yán)格 .4個(gè)以上的匹配管子 ,局部和整體都匹配的匹配方式最佳 . 匹配設(shè)計(jì) ? 降低系統(tǒng)失配的例子 – 匹配晶體管與其他晶體管保持相當(dāng)距離，以免引起背柵摻雜濃度的變化，導(dǎo)致閾值電壓和跨導(dǎo)的變化 d d d d d d 2倍阱深！ 抗干擾設(shè)計(jì) ? 數(shù)?；旌想娐返陌鎴D布局 ? 屏蔽 ? 濾波 抗干擾設(shè)計(jì) ? 數(shù)?；旌霞呻娐分械陌鎴D布局 – 模擬和數(shù)字電源地的分離 – 模擬電路和數(shù)字電路、模擬總線和數(shù)字總線盡量分開(kāi)而不交叉混合 – 根據(jù)各模擬單元的重要程度，決定其與數(shù)字部分的間距的大小次序 Analog Power Digital Power Digital Analog 運(yùn)放 交換機(jī) 調(diào)制電容 采樣 編碼邏輯 抗干擾設(shè)計(jì) ? 電容的屏蔽 電路中的高阻接點(diǎn)接上極板，以減小寄生和屏蔽干擾；電容下面用接地的阱來(lái)屏蔽襯底噪聲 CAP 此地應(yīng)為“干凈”地！可獨(dú)立接出，不與其他電路共享 抗干擾設(shè)計(jì) ? 敏感信號(hào)線的屏蔽 增大線間距 周?chē)胖玫鼐€ 抗干擾設(shè)計(jì) ? 敏感信號(hào)線的屏蔽 包圍屏蔽 缺點(diǎn)： 到地的寄生電容較大； 加大了布線的難度 抗干擾設(shè)計(jì) ? 敏感電路的屏蔽 – 用接地的保護(hù)環(huán) (guard ring) – 保護(hù)環(huán)應(yīng)接“干凈”的地 – N阱較深，接地后可用來(lái)做隔離 Pdiff Nwell 抗干擾設(shè)計(jì) ? 加濾波電容 – 電源線上和版圖空余地方可填加 MOS電容進(jìn)行電源濾波 – 對(duì)模擬電路中的偏置電壓和參考電壓加多晶電容進(jìn)行濾波 偏置 參考 抗干擾設(shè)計(jì) ? 加濾波電容 – 電源線上和版圖空余地方可填加 MOS電容進(jìn)行電源濾波 – 對(duì)模擬電路中的偏置電壓和參考電壓加多晶電容進(jìn)行濾波 PP CAP MOS CAP 寄生優(yōu)化設(shè)計(jì) ? 寄生電阻和電容會(huì)帶來(lái)噪聲、降低速度、增加功
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