計(jì)算機(jī)組成原理第六章cpu的結(jié)構(gòu)和功能-在線瀏覽
2025-06-19 03:44本頁(yè)面
【正文】 AR 地址總線 ABUS 數(shù)據(jù)總線 DBUS 累加器 AC 緩沖寄存器 DR 存儲(chǔ)器 I/O CPU ALU 指令寄存器 IR 指令譯碼器 操作控制器 時(shí)序產(chǎn)生器 時(shí)鐘 狀態(tài)反饋 取指控制 執(zhí)行控制 c c c c c 中央處理器 ? CPU的主要寄存器 AC 累加寄存器 AC通常簡(jiǎn)稱為累加器，它的功能是：當(dāng)運(yùn)算器的算術(shù)邏輯單元（ ALU）執(zhí)行全部算術(shù)和邏輯運(yùn)算時(shí)，為ALU提供一個(gè)工作區(qū)。顯然，運(yùn)算器中至少要有一個(gè)累加寄存器。 因此 ， 狀態(tài)條件寄存器是一個(gè)由各種狀態(tài)條件標(biāo)志拼湊而成的寄存器 。 4. 指令寄存器 IR 指令寄存器用來(lái)保存當(dāng)前正在執(zhí)行的一條指令 。由于在內(nèi)存和 CPU之間存在著操作速度上的差別，所以必須使用地址寄存器來(lái)保持地址信息，直到內(nèi)存的讀 /寫(xiě)操作完成為止。 中央處理器 ?操作控制器和時(shí)序產(chǎn)生器 1. 數(shù)據(jù)通路：通常把許多寄存器之間傳送信息的通路 ，稱為 “ 數(shù)據(jù)通路 ” 。 3. 時(shí)序產(chǎn)生器：因?yàn)橛?jì)算機(jī)高速地進(jìn)行工作 ， 每一個(gè)動(dòng)作的時(shí)間是非常嚴(yán)格的 ， 不能有任何差錯(cuò) 。 中央處理器 ? 程序的執(zhí)行過(guò)程： 馮 . 諾依曼 結(jié)構(gòu)的計(jì)算機(jī)執(zhí)行程序的順序： 1. 正確從程序首地址開(kāi)始 . 2. 正確分步執(zhí)行每一條指令，并形成下條待執(zhí)行指令的地址 . ，直到程序的最后一條指令 . 中央處理器 — 讀取指令 指令地址送入主存地址寄存器 讀主存，讀出內(nèi)容送入指定的寄存器 — 分析指令 — 按指令規(guī)定內(nèi)容執(zhí)行指令 不同指令的操作步驟數(shù) 和具體操作內(nèi)容差異很大 — 檢查有無(wú)中斷請(qǐng)求 若無(wú)，則轉(zhuǎn)入下一條指令的執(zhí)行過(guò)程 形成下一條指令地址 ?指令的執(zhí)行過(guò)程 中央處理器 ? 指令周期的基本概念 1. 指令周期： CPU每取出并執(zhí)行一條指令，都要完成一系列的操作，這一系列操作所需用的時(shí)間通常叫做一個(gè) 指令周期 。 3. 時(shí)鐘周期：由于 CPU內(nèi)部的操作速度較快，而 CPU訪問(wèn)一次內(nèi)存所花的時(shí)間較長(zhǎng)，因此通常用內(nèi)存中讀取一個(gè)指令字的最短時(shí)間來(lái)規(guī)定 CPU周期。這些時(shí)鐘周期的總和則規(guī)定了一個(gè) CPU周期的時(shí)間寬度 。 內(nèi)存地址 內(nèi)存內(nèi)容 助記符 所完成的操作 020 250 000 CLA 將累加器的內(nèi)容請(qǐng)零 021 030 030 ADD 30 （ A） +（ 30） ?A 022 021 040 STA 40 （ A） ?（ 40） 023 000 000 NOP 024 140 021 JMP 21 21→PC 030 000 006 031 040 存和數(shù)單元 中央處理器 ? CLA指令的指令周期 非訪內(nèi)指令需要兩個(gè) CPU周期 。在第二個(gè) CPU周期，即執(zhí)行指令階段，將累加器 A的內(nèi)容清零。 第一個(gè) CPU周期為取指令階段。 在第三個(gè) CPU周期中從內(nèi)存取出操作數(shù)并執(zhí)行相加的操作。 其中第一個(gè) CPU周期仍然是取指令階段 ， 其過(guò)程和 CLA指令 、 ADD指令完全一樣 ， 不同的是此階段中程序計(jì)數(shù)器加 1后變?yōu)?23， 因而為取第四條指令做好了準(zhǔn)備 。 中央處理器 算術(shù)邏輯單元 狀態(tài)條件寄存器 程序記數(shù)器 PC 地址寄存器 AR 地址總線 ABUS 數(shù)據(jù)總線 DBUS 累加器 A
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