【正文】 主模塊：功能描述：是四個(gè)子模塊的核心，通過主模塊分別調(diào)用四個(gè)不同的子模塊。主模塊中keykey9兩個(gè)按鍵用于選擇是自動(dòng)播放還是彈奏曲目，令mm=（keykey9），用mm值的不同選擇調(diào)用不同模塊。 整個(gè)程序總共分5個(gè)模塊：主模塊，按鍵模塊，曲目1模塊，曲目2模塊，曲目3模塊。四、課程設(shè)計(jì)詳細(xì)方案及功能驗(yàn)證：總體實(shí)現(xiàn)方案：簡易電子琴的設(shè)計(jì)通過軟硬件結(jié)合實(shí)現(xiàn)，硬件系統(tǒng)包括主控器芯片、9個(gè)按鍵、LED、蜂鳴器等，軟件資源包括編寫Verilog HDL程序的應(yīng)用軟件Modelsim和仿真軟件Quartus II。 FPGA課程設(shè)計(jì)報(bào)告題 目：簡易電子琴設(shè)計(jì)及FPGA功能驗(yàn)證院 系： 專業(yè)班級(jí)： 學(xué)生姓名： XX 導(dǎo)師姓名： XX 起止時(shí)間： 20118至20129 一、課程設(shè)計(jì)任務(wù)：本設(shè)計(jì)一個(gè)簡易電子琴，具體功能如下： 具有手動(dòng)彈奏和自動(dòng)播放功能； 以按鍵或開關(guān)作為電子琴的琴鍵，輸出7個(gè)音節(jié)的音階； 可以自動(dòng)播放曲目至少兩首。二、課程設(shè)計(jì)目的： 培養(yǎng)綜合運(yùn)用知識(shí)和獨(dú)立開展實(shí)踐創(chuàng)新的能力；深入學(xué)習(xí)Verilog HDL，了解其編程環(huán)境；學(xué)會(huì)運(yùn)用Modelsim和Quartus II等編程仿真軟件；將硬件語言編程與硬件實(shí)物功能演示相結(jié)合，加深理解Verilog HDL的學(xué)習(xí)；三、使用環(huán)境：軟件：Modelsim和Quartus II等編程仿真軟件；硬件：FPGA開發(fā)板。電子琴有按鍵代替琴鍵的彈奏功能和自動(dòng)播放功能。整個(gè)方案總共用了9個(gè)按鍵（key1~key9），按鍵key1~key7作為琴鍵，通過這七個(gè)按鍵鍵入不同的音階。如果mm=00，則程序調(diào)用按鍵模塊；如果mm=01，則調(diào)用曲目1模塊，播放曲目1；如果mm=10，則調(diào)用曲目2模塊，播放曲目2；如果mm11，則調(diào)用曲目3模塊，播放曲目3。管腳描述：信號(hào)名稱輸入 / 輸出源功能描述inclkInputPin系統(tǒng)時(shí)鐘50MHzKey(1~9)InputPin按鍵選擇，鍵入作用outclkOutputPin模塊選擇輸出按鍵模塊：功能描述：通過按鍵key1~key7鍵入不同的7個(gè)音階，頻率不同則蜂鳴器發(fā)音就不同；通過mm=（keykey9）的值選擇調(diào)用不同曲目模塊。在50MHZ的情況下對(duì)主時(shí)鐘分頻得到6MHZ的頻率，得到在6MHZ下對(duì)應(yīng)的音階及其對(duì)應(yīng)頻率，以及分頻數(shù)，通過計(jì)數(shù)分頻數(shù)，來對(duì)不同頻率的聲音進(jìn)行輸出，實(shí)驗(yàn)箱原始時(shí)鐘為50MHz，分頻后變成不同的頻率輸出，通過蜂鳴器輸出不同頻率的聲音。 管腳描述：信號(hào)名稱輸入 / 輸出源功能描述inclkInputPin系統(tǒng)時(shí)鐘50MHzKey(8~9)InputPin選擇曲目Beep3OutputPin輸出曲目功能仿真：綜合：總體電路圖：所有輸入輸出信號(hào)：管腳分配：輸入信號(hào)：一個(gè)時(shí)鐘信號(hào)，9個(gè)按鍵；輸出信號(hào)：一個(gè)數(shù)碼管輸出，一個(gè)蜂鳴器輸出音調(diào)。 硬件測試結(jié)果： 在時(shí)序驗(yàn)證后下載，通過硬件測試，實(shí)驗(yàn)達(dá)到預(yù)期效果，當(dāng)mm（key8~key9）=00時(shí)，通過key1~key7這7個(gè)按鍵的鍵入蜂鳴器可以發(fā)出do~xi的七個(gè)音階的音，即表示了電子琴的彈奏功能；當(dāng)mm=01時(shí)，播放了第一首歌；mm=10時(shí)，播放了第二首歌；mm=11時(shí)，播放第三首歌。 對(duì)結(jié)果和結(jié)論的問題討論：實(shí)驗(yàn)過程中，蜂鳴器發(fā)音時(shí)好時(shí)壞，有時(shí)比較低沉，有時(shí)卻比較尖銳，這可能是對(duì)主系統(tǒng)分頻不精確導(dǎo)致的結(jié)果，當(dāng)對(duì)主系統(tǒng)時(shí)鐘不同分頻時(shí)，結(jié)果都不同，最終在多次試驗(yàn)下，得到在6M時(shí)鐘頻率下效果最為理想。本次設(shè)計(jì)要用quartusII軟件，由于之前對(duì)此軟件不是太熟悉所以導(dǎo)致了一些錯(cuò)誤和問題的發(fā)生，所以這次課程設(shè)計(jì)中認(rèn)真學(xué)習(xí)了quartusII軟件的具體使用步驟和操作流程，對(duì)所有可能出現(xiàn)的問題進(jìn)行逐一攻破。通過此次硬件課程設(shè)計(jì)，使我越來越認(rèn)識(shí)到一點(diǎn)，編程對(duì)項(xiàng)目實(shí)現(xiàn)有著至關(guān)重要的作用，我們?cè)谟布_發(fā)的過程中必須重視編程，將編程看作是完善開發(fā)的不可缺少的一部分。雖然設(shè)計(jì)過程比較繁瑣，大大小小也出現(xiàn)了許多問題，但這卻磨練了我的意志。同時(shí)，通過本次課程設(shè)計(jì)，使我也發(fā)現(xiàn)了自己的不足，例如：邏輯分析能力不突出，編程能力不足，解決問題的能力不足，使我認(rèn)識(shí)到在以后的學(xué)習(xí)中在這些方面要多努力，加以改進(jìn)，提升自我能力。附代碼：module dianziqin(inclk,outclk,key1,key2,key3,key4,key5,key6,key7,key8,key9,num)。input key1,key2,key3,key4,key5,key6,key7,key8,key9。output[7:0]num。reg outclk,clk_6M。wire out1,out2,out3,out4。reg [1:0]mm。 //由按鍵拼鍵為變量key //調(diào)用子調(diào)塊digital_piano m1( .inclk(inclk), .key1(key1), .key2(key2), .key3(key3), .key4(key4), .key5(key5), .key6(key6), .key7(key7), .beep4(out4) )。bell2 m3( .inclk(inclk), .beep2(out2) )。 always(posedge inclk) begin if(c439。d1。d0。 endendalways (posedge clk_6M) //在時(shí)鐘的上升沿檢測是否有按鍵按下begin if(key == 939。b01。b111111101) mm = 239。 else if(key==939。b11。b00。b01:num=839。 239。b10100100。b11:num=839。 default:num=839。 endcaseendalways (mm) //按鍵響應(yīng)begin if(mm == 239。 else if(mm == 239。 else if(mm == 239。 else outclk = out4。input inclk,key1,key2,key3,key4,key5,key6,key7。 wire [6:0] key_code。reg clk_6M。reg [15:0] count。 parameter Do = 739。b1111101, mi = 739。b1110111, so = 739。b1011111, si = 739。 assign key_code = {key7,key6,key5,key4,key3,key2,key1}。 //輸出音樂always(posedge inclk) begin if(c439。d1。d0。 endend always(posedge clk_6M) //分頻模塊，得出樂譜begin count = count + 1639。 //計(jì)數(shù)器加1 if(count == count_end) begin count =1639。 //計(jì)數(shù)器清零 beep_r = !beep_r。d11450。d10204。d09090。d08571。d07802。d06802。d06060。d0。 input inclk。 //蜂鳴器輸出端reg [3:0]high,med,low。reg beep_r。 reg [15:0]count。 //輸出音樂//時(shí)鐘頻率6MHzreg clk_6MHz。 always(posedge inclk)begin if(t1339。b1。b0。 endend//時(shí)鐘頻率4MHzreg clk_4Hz。 always(posedge inclk)begin if(t22539。b1。b0。 endendalways (posedge clk_6MHz)begin count = count + 139。 //計(jì)數(shù)器加1 if(count == origin) begin count = 1639。 //計(jì)數(shù)器清零 beep_r = !beep_r。b000000010000:origin=11466。b000000100000:origin=10216。b000000110000:origin=9101。b000001000000:origin=8590。b000001010000:origin=765