【正文】 曲目（keykey9）按鍵模塊即琴鍵鍵入音階，Key1~key7mm=00mm=11 曲目3 曲目1 曲目 2mm=01mm=10輸入輸出信號描述： [7:0]num 電子琴Inclk Out_r（beep）Key（1~9）具體功能描述：信號源 輸入/輸出 功能描述 inclk Input時鐘頻率50M key（1~9） Input鍵入以及選擇曲目 num Output數(shù)碼管顯示 out_r Output根據(jù)r選擇不同模塊頂層劃分：主模塊 （） outclk beep_rKey（8~9）clk_6M分頻inclk50MHZ num[7:0]mm分頻beep4Key（1~7）clk_6Mcountclk_6M分頻beep1stateclk_4HZcountclk_6M分頻beep2stateclk_4HZbeep3countclk_6M分頻stateclk_4HZ主要模塊：主模塊：功能描述：是四個子模塊的核心，通過主模塊分別調用四個不同的子模塊。音樂的節(jié)拍通過分頻變?yōu)?Hz，作為1/4拍。通過硬件的測試，所有的設計目標均實現(xiàn)。通過這次實驗，我不但熟悉了quartusII軟件，也了解了開發(fā)的最基本流程和方法，也進一步加深了對Verilog編程語言的理解，最重要的是鍛煉了我獨立思考和分析的邏輯能力，通過從頂向下的設計方法，一步步實現(xiàn)，然后將整個設計串套起來，是我對設計的流程以及編程有了很大的提高。通過各方面的學習，使我的知識面進一步拓寬了。input inclk。reg [7:0] num。wire[8:0] key。bell m2( .inclk(inclk), .beep1(out1) )。d8) c=c+439。 clk_6M = ~clk_6M。 else if(key==939。b111111100) mm = 239。end always(mm)begin case(mm) 239。b10:num=839。b10110000。b01) outclk = out1。b11) outclk = out3。output beep4。 reg beep_r。b1111110, re = 739。b1101111, la = 739。 assign beep4 = beep_r。 else begin c = 439。d1。 endendalways(posedge clk_6M) //狀態(tài)機，根據(jù)按鍵狀態(tài)，選擇不同的音符輸出begin case(key_code) Do: count_end = 1639。 mi: count_end = 1639。 so: count_end = 1639。 si: count_end = 1639。 endcaseendendmodule//bell子模塊 《兩只老虎》module bell(inclk,beep1)。reg [15:0]origin。 assign beep1=beep_r。d8) t1=t1+339。 clk_6MHz=~clk_6MHz。d13000000)// t2=t2+2539。 clk_4Hz=~clk_4Hz。h0。//mid1 1239。 //mid3 1239。 //mid5 1239。//low5 endcaseendalways (posedge clk_4Hz) //歌曲 two tiger begin if(state ==63) state = 0。//mid1 2,3: {high,med,low}=1239。//mid3 6,7: {high,med,low}=1239。//mid1 10,11: {high,med,low}=1239。//mid3 14,15: {high,med,low}=1239。//mid3 18,19: {high,med,low}=1239。//mid5 24,25: {high,med,low}=1239。//mid4 28,29,30,31: {high,med,low}=1239。//mid5 33: {high,med,low}=1239。//mid5 35: {high,med,low}=1239。//mid3 38,39: {high,med,low}=1239。//mid5 41: {high,med,low}=1239。//mid5 43: {high,med,low}=1239。//mid3 46,47: {high,med,low}=1239。//mid2 50,51: {high,med,low}=1239。//mid1 56,56: {high,med,low}=1239。//low5 59,60,61,62,63: {high,med,low}=1239。 endcase endendmodule//bell2子模塊《康定情歌》module bell2 (inclk,beep2)。reg [15:0]origin。 assign beep2=beep_r。d8) //8 t1=t1+339。 clk_6MHz=~clk_6MHz。d13000000)//13000000 t2=t2+2539。 clk_4Hz=~clk_4Hz。h0。 //低1 39。 //低3 39。 //低6 39。 //中2 39。 //中5 39。 //高1 39。 //高3 endcaseendalways (posedge clk_4Hz) begin if(state ==103) state = 0。//中3 2,3: {high,med,low}=39。//中6 6: {high,med,low}=39。//中5 8,9,10: {high,med,low}=39。//中3 12,13,14,15: {high,med,low}=39。//中3 18,19: {high,med,low}=39。//中6 22: {high,med,low}=39。//中5 24,25: {high,med,low}=39。//中3 32,33: {high,med,low}=39。//中5 36,37: {high,med,low}=39。//中6 39: {high,med,low}=39。//中6 43: {high,med,low}=39。//中2 48,49: {high,med,low}=39。//中3 52: {high,med,low}=39。//中3 54: {high,med,low}=39。//1 56,57: {high,med,low}=39。//低6 64,65: {high,med,low}=39。//中2 72,73: {high,med,low}=39。//中3 80: {high,med,low}=39。//1 82,83,84,85,86,87:{high,med,low}=39。//中5 90,91: {high,med,low}=39。//中2 93: {high,med,low}=39。//中2 95: {high,med,low}=39。//中2 98,99,100,101,102,103:{high,med,low}=39。 //系統(tǒng)時