【正文】 FPGA課程設(shè)計(jì)報(bào)告題 目：簡(jiǎn)易電子琴設(shè)計(jì)及FPGA功能驗(yàn)證院 系： 專業(yè)班級(jí)： 學(xué)生姓名： XX 導(dǎo)師姓名： XX 起止時(shí)間： 20118至20129 一、課程設(shè)計(jì)任務(wù)：本設(shè)計(jì)一個(gè)簡(jiǎn)易電子琴，具體功能如下： 具有手動(dòng)彈奏和自動(dòng)播放功能； 以按鍵或開關(guān)作為電子琴的琴鍵，輸出7個(gè)音節(jié)的音階； 可以自動(dòng)播放曲目至少兩首。二、課程設(shè)計(jì)目的： 培養(yǎng)綜合運(yùn)用知識(shí)和獨(dú)立開展實(shí)踐創(chuàng)新的能力；深入學(xué)習(xí)Verilog HDL，了解其編程環(huán)境；學(xué)會(huì)運(yùn)用Modelsim和Quartus II等編程仿真軟件；將硬件語言編程與硬件實(shí)物功能演示相結(jié)合，加深理解Verilog HDL的學(xué)習(xí)；三、使用環(huán)境：軟件：Modelsim和Quartus II等編程仿真軟件；硬件：FPGA開發(fā)板。四、課程設(shè)計(jì)詳細(xì)方案及功能驗(yàn)證：總體實(shí)現(xiàn)方案：簡(jiǎn)易電子琴的設(shè)計(jì)通過軟硬件結(jié)合實(shí)現(xiàn)，硬件系統(tǒng)包括主控器芯片、9個(gè)按鍵、LED、蜂鳴器等，軟件資源包括編寫Verilog HDL程序的應(yīng)用軟件Modelsim和仿真軟件Quartus II。電子琴有按鍵代替琴鍵的彈奏功能和自動(dòng)播放功能。 整個(gè)程序總共分5個(gè)模塊：主模塊，按鍵模塊，曲目1模塊，曲目2模塊，曲目3模塊。整個(gè)方案總共用了9個(gè)按鍵（key1~key9），按鍵key1~key7作為琴鍵，通過這七個(gè)按鍵鍵入不同的音階。主模塊中keykey9兩個(gè)按鍵用于選擇是自動(dòng)播放還是彈奏曲目，令mm=（keykey9），用mm值的不同選擇調(diào)用不同模塊。如果mm=00，則程序調(diào)用按鍵模塊；如果mm=01，則調(diào)用曲目1模塊，播放曲目1；如果mm=10，則調(diào)用曲目2模塊，播放曲目2；如果mm11，則調(diào)用曲目3模塊，播放曲目3。本次設(shè)計(jì)的框圖： 主模塊9個(gè)按鍵（key1~key9）控制播放曲目以及手動(dòng)彈奏手動(dòng)彈奏（key1~key7）播放曲目（keykey9）按鍵模塊即琴鍵鍵入音階，Key1~key7mm=00mm=11 曲目3 曲目1 曲目 2mm=01mm=10輸入輸出信號(hào)描述： [7:0]num 電子琴Inclk Out_r（beep）Key（1~9）具體功能描述：信號(hào)源 輸入/輸出 功能描述 inclk Input時(shí)鐘頻率50M key（1~9） Input鍵入以及選擇曲目 num Output數(shù)碼管顯示 out_r Output根據(jù)r選擇不同模塊頂層劃分：主模塊 （） outclk beep_rKey（8~9）clk_6M分頻inclk50MHZ num[7:0]mm分頻beep4Key（1~7）clk_6Mcountclk_6M分頻beep1stateclk_4HZcountclk_6M分頻beep2stateclk_4HZbeep3countclk_6M分頻stateclk_4HZ主要模塊：主模塊：功能描述：是四個(gè)子模塊的核心，通過主模塊分別調(diào)用四個(gè)不同的子模塊。管腳描述：信號(hào)名稱輸入 / 輸出源功能描述inclkInputPin系統(tǒng)時(shí)鐘50MHzKey(1~9)InputPin按鍵選擇，鍵入作用outclkOutputPin模塊選擇輸出按鍵模塊：功能描述：通過按鍵key1~key7鍵入不同的7個(gè)音階，頻率不同則蜂鳴器發(fā)音就不同；通過mm=（keykey9）的值選擇調(diào)用不同曲目模塊。 管腳描述： 信號(hào)名稱輸入 / 輸出源功能描述inclkInputPin系統(tǒng)時(shí)鐘50MHzKey(1~7)InputPin按鍵鍵入7個(gè)不同音階Beep4OutputPin輸出7個(gè)不同音階曲目模塊： 功能描述：不同的曲目模塊輸出不同的曲調(diào)，根據(jù)高低音對(duì)應(yīng)的頻率不同輸出不同曲調(diào)的曲目。在50MHZ的情況下對(duì)主時(shí)鐘分頻得到6MHZ的頻率，得到在6MHZ下對(duì)應(yīng)的音階及其對(duì)應(yīng)頻率，以及分頻數(shù)，通過計(jì)數(shù)分頻數(shù)，來對(duì)不同頻率的聲音進(jìn)行輸出，實(shí)驗(yàn)箱原始時(shí)鐘為50MHz，分頻后變成不同的頻率輸出，通過蜂鳴器輸出不同頻率的聲音。音樂的節(jié)拍通過分頻變?yōu)?Hz，作為1/4拍。 管腳描述：信號(hào)名稱輸入 / 輸出源功能描述inclkInputPin系統(tǒng)時(shí)鐘50MHzKey(8~9)InputPin選擇曲目Beep3OutputPin輸出曲目功能仿真：綜合：總體電路圖：所有輸入輸出信號(hào)：管腳分配：輸入信號(hào)：一個(gè)時(shí)鐘信號(hào)，9個(gè)按鍵；輸出信號(hào)：一個(gè)數(shù)碼管輸出，一個(gè)蜂鳴器輸出音調(diào)。時(shí)序仿真：仿真結(jié)果；設(shè)置輸入信號(hào)key1~key7為高電平，此時(shí)設(shè)置key8~key9=01，即mm=01，在數(shù)碼管應(yīng)該顯示1，在仿真結(jié)束后，如圖示數(shù)碼管為11111001，即為1，outclk為蜂鳴器的輸出，如圖示也正確，所以本設(shè)計(jì)經(jīng)過仿真證明正確可行。 硬件測(cè)試結(jié)果： 在時(shí)序驗(yàn)證后下載，通過硬件測(cè)試，實(shí)驗(yàn)達(dá)到預(yù)期效果，當(dāng)mm（key8~key9）=00時(shí)，通過key1~key7這7個(gè)按鍵的鍵入蜂鳴器可以發(fā)出do~xi的七個(gè)音階的音，即表示了電子琴的彈奏功能；當(dāng)mm=01時(shí)，播放了第一首歌；mm=10時(shí)，播放了第二首歌；mm=11時(shí)，播放第三首歌。通過硬件的測(cè)試，所有的設(shè)計(jì)目標(biāo)均實(shí)現(xiàn)。 對(duì)結(jié)果和結(jié)論的問題討論：實(shí)驗(yàn)過程中，蜂鳴器發(fā)音時(shí)好時(shí)壞，有時(shí)比較低沉，有時(shí)卻比較尖銳，這可能是對(duì)主系統(tǒng)分頻不精確導(dǎo)致的結(jié)果，當(dāng)對(duì)主系統(tǒng)時(shí)鐘不同分頻時(shí)，結(jié)果都不同，最終在多次試驗(yàn)下，得到在6M時(shí)鐘頻率下效果最為理想。 音階及其對(duì)應(yīng)頻率（時(shí)鐘頻率為50MHz分為6MHz）音階頻率/Hz周期/us半周期/us分頻數(shù)中音15231912956114722578168484210380365915187599104469814327168595578412766387653688011365686818798810125066073高音H110469564785736H211758524265106五、心得體會(huì)：在這次課程設(shè)計(jì)之前，其實(shí)做過了單片機(jī)關(guān)于蜂鳴器方面的實(shí)驗(yàn)，上手起來還是很快的，開始時(shí)，先按照老師的要求，寫規(guī)范，確定實(shí)現(xiàn)方案，然后在逐一細(xì)化，一步一步按照要求去完成整個(gè)設(shè)計(jì)。本次設(shè)計(jì)要用quartusII軟件，由于之前對(duì)此軟件不是太熟悉所以導(dǎo)致了一些錯(cuò)誤和問題的發(fā)生，所以這次課程設(shè)計(jì)中認(rèn)真學(xué)習(xí)了quartusII軟件的具體使用步驟和操作流程，對(duì)所有可能出現(xiàn)的問題進(jìn)行逐一攻破。通過這次實(shí)驗(yàn)，我不但熟悉了quartusII軟件，也了解了開發(fā)的最基本流程和方法，也進(jìn)一步加深了對(duì)Verilog編程語言的理解，最重要的是鍛煉了我獨(dú)立思考和分析的邏輯能力，通過從頂向下的設(shè)計(jì)方法，一步步實(shí)現(xiàn)，然后將整個(gè)設(shè)計(jì)串套起來，是我對(duì)設(shè)計(jì)的流程以及編程有了很大的提高。通過此次硬件課程設(shè)計(jì)，使我越來越認(rèn)識(shí)到一點(diǎn)，編程對(duì)項(xiàng)目實(shí)現(xiàn)有著至關(guān)重要的作用，我們?cè)谟布_發(fā)的過程中必須重視編程，將編程看作是完善開發(fā)的不可缺少的一部分。在一次次的反復(fù)設(shè)計(jì)、論證和測(cè)試中，不僅提高了邏輯分析能力、全面分析問題的能力，還提升了發(fā)現(xiàn)問題、解決問題的能力。雖然設(shè)計(jì)過程比較繁瑣，大大小小也出現(xiàn)了許多問題，但這卻磨練了我的意志。通過各方面的學(xué)習(xí)，使我的知識(shí)面進(jìn)一步拓寬了。同時(shí)，通過本次課程設(shè)計(jì)，使我也發(fā)現(xiàn)了自己的不足，例如：邏輯分析能力不突出，編程能力不足，解決問題的能力不足，使我認(rèn)識(shí)到在以后的學(xué)習(xí)中在這些方面要多努力，加以改進(jìn)，提升自我能力。我相信通過這次課程設(shè)計(jì)的學(xué)習(xí)，對(duì)我以后有著十分重要的影響和作用。附代碼：module dianziqin(inclk,outclk,key1,key2,key3,key4,key5,key6,key7,key8,key9,num)。input inclk。input key1,key2,key3,key4,key5,key6,key7,key8,key9。output outclk。output[7:0]num。reg [7:0] num。reg outclk,clk_6M。reg [3:0]c。wire out1,out2,out3,out4。wire[8:0] key。reg [1:0]mm。assign k