eda實現(xiàn)多功能數(shù)字鐘課程設(shè)計-在線瀏覽
2025-03-07 12:47本頁面
【正文】 該圖進行編譯及波形仿真如下 由仿真圖波形圖可以看出，從6點到18點，路燈滅，從19點到凌晨5點（包括5點）路燈亮，驗證了本模塊的邏輯功能正確。七、下載 添加譯碼模塊后的原理圖 選用芯片分配引腳號對器件進行下載 在電腦上安裝實驗板驅(qū)動然后下載模塊進行驗證時鐘功能。(2)模塊編譯成功了進行仿真的時候有些時候得不到相應的結(jié)果，會有錯誤出現(xiàn)，通過回頭檢查，發(fā)現(xiàn)是自己沒有按照操作步驟中的setting進行設(shè)置所以得不到相應的仿真圖形。后來反復的檢查就成功了。(4)在效果顯示上面我一開始的效果是秒鐘走時正常，到了分鐘該進制它不進制。后來就將分鐘、時鐘的模塊換成了用圖形仿真進行打包然后級聯(lián)在進行下載顯示效果，效果是成功的。九、《課程設(shè)計》中設(shè)計項目完成最終結(jié)論特點： 將我們所學的知識來運用實現(xiàn)具有以二十四小時計時、顯示、整點報時、時間設(shè)置和時段控制的功能。 心得體會：縱使有很多問題，但最終都被解決了，雖然有的問題是和同學討論解決的，有些東西是請教老師的但還是很高興的。以及對軟件的使用不是很熟悉。十、結(jié)束語通過這次VHDL課程設(shè)計，我學到了很多，對于原本掌握的不好的數(shù)字邏輯相關(guān)知識，在課程設(shè)計具體實踐中有了很深刻的認識，在對于QuartusП的操作上也有很大的提高，增加了操作的熟練程度，現(xiàn)在我已經(jīng)有信心做任何的設(shè)計課題。同時我也覺得將所學的知識融會貫通的運用到實際操作中還是需要一些更多的鍛煉。 input ncR,CLOCK_50,s。 wire _1HzOut,_5HzOut。 divn (.WIDTH(26),.N(50000000)) u0(.clk(CLOCK_50), .rst_n(ncR), .o_clk(_1HzOut) )。 divn (.WIDTH(16),.N(50000)) u2(.clk(CLOCK_50), .rst_n(ncR), .o_clk(_1KHzOut) )。 endmodulemodule divn(o_clk,clk,rst_n)。 output o_clk。 parameter N=6。 reg [WIDTH1:0] t_n。 reg clk_n。 always (posedge clk or negedge rst_n) begin if(!rst_n) t_p=0。 else t_p=t_p+1。 else if(t_p(N1)) clk_p=1。 end always (negedge clk or negedge rst_n) begin if(!rst_n) t_n=0。 else t_n=t_n+1。 else if(t_n(N1)) clk_n=1。 end endmodule譯碼模塊程序module decode4_7 ( input [3:0] indec_0,indec_1,indec_2,indec_3,indec_4,indec_5,indec_6,indec_7, output reg [6:0] dout_0,dout_1,dout_2,dout_3,dout_4,dout_5,dout_6,dout_7)。h1: dout_0 = 739。 // 0 439。b010_0100。h3: dout_0 = 739。 // 5 1 439。b001_1001。h5: dout_0 = 739。 // 6 439。b000_0010。h7: dout_0 = 739。 // 4 2 439。b000_0000。h9: dout_0 = 739。 // 3 439。b000_1000。hb: dout_0 = 739。 439。b100_0110。hd: dout_0 = 739。 439。b000_0110。hf: dout_0 = 739。 439。b100_0000。h1: dout_1 = 739。 // 0 439。b010_0100。h3: dout_1 = 739。 // 5 1 439。b001_1001。h5: dout_1 = 739。 // 6 439。b000_0010。h7: dout_1 = 739。 // 4 2 439。b000_0000。h9: dout_1 = 739。 // 3 439。b000_1000。hb: dout_1 = 739。 439。b100_0110。hd: dout_1 = 739。 439。b000_0110。hf: dout_1 = 739。
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