eda實現(xiàn)多功能數(shù)字鐘課程設(shè)計-文庫吧資料
2025-01-24 12:47本頁面
【正文】 739。b111_1001。 endcase case(indec_2) 439。h0: dout_1 = 739。b000_1110。 439。he: dout_1 = 739。b010_0001。 439。hc: dout_1 = 739。b000_0011。 439。ha: dout_1 = 739。b001_1000。 // | | 439。h8: dout_1 = 739。b111_1000。 // | | 439。h6: dout_1 = 739。b001_0010。 // | | 439。h4: dout_1 = 739。b011_0000。 // | | 439。h2: dout_1 = 739。b111_1001。 endcase case(indec_1) 439。h0: dout_0 = 739。b000_1110。 439。he: dout_0 = 739。b010_0001。 439。hc: dout_0 = 739。b000_0011。 439。ha: dout_0 = 739。b001_1000。 // | | 439。h8: dout_0 = 739。b111_1000。 // | | 439。h6: dout_0 = 739。b001_0010。 // | | 439。h4: dout_0 = 739。b011_0000。 // | | 439。h2: dout_0 = 739。b111_1001。always(indec_0 or indec_1 or indec_2 or indec_3 or indec_4 or indec_5 or indec_6 or indec_7 ) begin case(indec_0) 439。 else clk_n=0。 end always (negedge clk or negedge rst_n) begin if(!rst_n) clk_n=0。 else if(t_n==N1) t_n=0。 else clk_p=0。 end always (posedge clk or negedge rst_n) begin if(!rst_n) clk_p=0。 else if(t_p==N1) t_p=0。 assign o_clk=(N==1)? clk:(N[0]?(clk_p|clk_n):clk_p)。 reg clk_p。 reg [WIDTH1:0] t_p。 parameter WIDTH=3。 input clk,rst_n。 divn (.WIDTH(24),.N(10000000)) u3(.clk(CLOCK_50), .rst_n(ncR), .o_clk(_5HzOut) )。 divn (.WIDTH(17),.N(100000)) u1(.clk(CLOCK_50), .rst_n(ncR), .o_clk(_500HzOut) )。 assign f=s?_5HzOut:_1HzOut。 output _500HzOut,_1KHzOut,f。最后，感謝老師們幫我處理一些解決不了的問題，還要感謝在我思維陷入困境時給予我指點，讓我獲得靈感的同學(xué)們以及來幫助我解決問題的同學(xué)，謝謝大家！十一、附錄分頻模塊程序module div_zh(f,_500HzOut,_1KHzOut, ncR,CLOCK_50,s)。 在學(xué)到新知識的同時，我也認識到了VHDL設(shè)計的困難性。因此這些是我以后還需要加強學(xué)習(xí)的地方。在這些錯誤中也透露了自己對現(xiàn)有數(shù)電知識掌握的不牢固，對很多概念仍處于朦朧狀態(tài)。實用性： 數(shù)字電子鐘在我們平常生活中很常用，應(yīng)用比較廣泛，而經(jīng)過我所設(shè)計的這款數(shù)字鐘設(shè)計過程也比較簡單，通過編程就能達到相應(yīng)的功能。后來也有部分同學(xué)也出現(xiàn)了這樣的狀況，老師好好的看了各模塊，原來一些模塊有著相應(yīng)的問題。老師說是級聯(lián)有問題，經(jīng)過返回去修改模塊、仿真均沒有問題。(3)。(3)在最后的所有打包模塊級聯(lián)的時候，很多相應(yīng)的細節(jié)沒有注意，例如，有些管腳需要輸入這個管腳而我沒有給，還有一些管腳之間的鏈接，我由于疏忽有些標明是大寫，有些標明是小寫，因此，聯(lián)接不成功。效果顯示 ①校時②校分③整點報時八、《課程設(shè)計》中遇到的問題及解決辦法： (1)在用verilog HDL描述模塊時一些語言的理解不是很
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