數(shù)字邏輯課程設(shè)計(jì)報(bào)告--多功能數(shù)字鐘-文庫(kù)吧資料
2025-01-24 21:53本頁(yè)面
【正文】 =000000。when100=sel=010000。when010=sel=000100。process(q)BeginIcase q is when000=sel=000001。end if。139。begina:process(clk)beginif(clk39。signal seg :std_logic_vector(6 downto 0)。architecture a of dtsm issignal number:std_logic_vector(3 downto 0)。 segout:out std_logic_vector(6 downto 0) )。 m :in std_logic_vector(7 downto 0)。 s :in std_logic_vector(7 downto 0)。use 。use 。H[3…0]構(gòu)成十位，L[3…0]構(gòu)成個(gè)位。 十進(jìn)制生成器件 2. 二十四進(jìn)制： 電路圖：生成器件： 3. 六十進(jìn)制： 電路圖： 生成器件： 模塊說(shuō)明：此計(jì)數(shù)器由兩個(gè)十進(jìn)制計(jì)數(shù)器構(gòu)成，片一的進(jìn)位TC獨(dú)立與片二的P，T連在一起，并行連接成一百進(jìn)制計(jì)數(shù)器，片一的P，T接高電平，兩片的CLK都接在同一輸入上，形成異步置零。 end process cale。 end if。 end if。 end if。 end if。 end if。) then if(count=1001) then count=0000。) then if(t=39。) then if(p=39。) then if(ld=39。cale: process(clk,clr,p,t,ld) begin if(rising_edge(clk)) then if(clk=39。) else 39。 and clr=39。 and ld=39。 and t=39。 when (count =1001 and p=39。 architecture behavior of ls160 isbegintc=39。 tc:out std_logic)。 clk,ld,p,t,clr : in std_logic。use 。：（1）進(jìn)制模塊： ： library ieee。7. 使用設(shè)計(jì)思路層次化的思想: 計(jì)時(shí)（間）模塊、時(shí)間校對(duì)模塊、報(bào)時(shí)
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