課程設(shè)計(jì)--可調(diào)幅度簡(jiǎn)易波形刺激發(fā)生器設(shè)計(jì)-在線瀏覽
2025-03-06 03:34本頁(yè)面
【正文】 ，采用不同的編程方式。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。因此，F(xiàn)PGA的使用非常靈活。主要用來(lái)產(chǎn)生三種波形（正弦波、三角波、方波）。該模塊用于選擇當(dāng)前輸出的為何種波形。用于控制輸出信號(hào)的幅度，本設(shè)計(jì)中要求有三個(gè)檔位，5V。用于將前面的數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)。用實(shí)驗(yàn)室提供的示波器觀察檢測(cè)生成的波形。、單元程序設(shè)計(jì)及仿真分析設(shè)計(jì)中利用計(jì)數(shù)的方法來(lái)產(chǎn)生方波，原理類似于分頻器：對(duì)脈沖進(jìn)行計(jì)數(shù)，從0計(jì)到31即計(jì)數(shù)32個(gè)脈沖，輸出高電平（1023）；從32計(jì)到63即再計(jì)32個(gè)脈沖，輸出為低電平，：由波形圖可以看出，每計(jì)數(shù)31個(gè)時(shí)鐘脈沖，輸出電平進(jìn)行一次翻轉(zhuǎn)，形成占空比為50%的方波信號(hào)。又由于D/A轉(zhuǎn)換接口為10位輸入，所以必須要考慮到采樣個(gè)數(shù)和采樣值的大小。 綜合所述，要解決的問(wèn)題就是消除小數(shù)和負(fù)數(shù)，使采樣數(shù)值變成正整數(shù)，我們采用了以下的算法：首先，將原始波形幅度擴(kuò)大為原來(lái)的512倍，如（）。接著，利用抽樣點(diǎn)來(lái)產(chǎn)生正弦波，外部接線每產(chǎn)生一個(gè)上升沿，記一次數(shù)，同時(shí)根據(jù)計(jì)數(shù)值選擇要輸出的正弦采樣點(diǎn)數(shù)值。根據(jù)抽樣點(diǎn)所對(duì)應(yīng)的函數(shù)值，DA轉(zhuǎn)換后就可得到一個(gè)正弦波。三角波的波形也呈現(xiàn)一定的規(guī)律，可以通過(guò)外部脈沖刺激，在原來(lái)數(shù)值的基礎(chǔ)上進(jìn)行加（減）一個(gè)固定值，本設(shè)計(jì)利用狀態(tài)機(jī)來(lái)實(shí)現(xiàn)，狀態(tài)機(jī)具有良好的可靠性，不易出錯(cuò)。② 狀態(tài)S1：主要用于三角波后半部分（下降部分）的幅值輸出及判斷，幅值采用遞減輸出，判斷幅值是否達(dá)到0，是則跳轉(zhuǎn)狀態(tài)一，否則仍處于本狀態(tài)。下圖（）為生成模塊圖： ：由圖可知，用A、B兩個(gè)撥碼開(kāi)關(guān)進(jìn)行選擇。B為“01”時(shí)，選擇I1為輸出波形；當(dāng)Aamp。B為“11”時(shí)，選擇I3為輸出波形；當(dāng)Aamp。幅度調(diào)節(jié)單元是對(duì)所產(chǎn)生的波形的幅值進(jìn)行調(diào)節(jié)的，幅度的調(diào)節(jié)有三個(gè)檔。本設(shè)計(jì)采用撥碼開(kāi)關(guān)Sw3和Sw4來(lái)對(duì)幅度進(jìn)行選擇的。 Sw4為“00”；當(dāng)Sw3 amp。 Sw4為“10”。在Quartus II軟件輸入該單元的VHDL程序，再通過(guò)編譯和時(shí)序仿真，可得到如下（）的仿真波形。D即Sw3amp。D即Sw3amp。D即Sw3amp。 DA轉(zhuǎn)換單元數(shù)模轉(zhuǎn)換（DAC）采用TLC5616芯片。只需要通過(guò)３根串行總線就可以完成１Ｏ位數(shù)據(jù)的串行輸入，易于和工業(yè)標(biāo)準(zhǔn)的微處理器或微控制器（單片機(jī)）接口，適用 于電池供電的測(cè)試儀表、移動(dòng)電話，也適用于數(shù)字失 調(diào)與增益調(diào)整以及工業(yè)控制場(chǎng)合。C、第12個(gè)SCLK下降沿。在非級(jí)聯(lián)方式下，1腳DIN輸入的數(shù)據(jù)格式如下所示，高10位為有效數(shù)據(jù)，低2位可以設(shè)置為‘0’電平。：其中： S0：CS為高，SCLK為低 ，計(jì)數(shù)為0； S1：等待一個(gè)時(shí)鐘周期； S2：CS為低，SCLK為低，并判斷CNT計(jì)數(shù)器是否小于等于11，是則跳到S3，否則跳到時(shí)； S3：CS為低，SCLK為高，計(jì)數(shù)器CNT加1計(jì)數(shù)，并跳轉(zhuǎn)到S2。另外，送數(shù)與更新數(shù)據(jù)的處理： 判斷CS，若為高，則更新數(shù)據(jù)，即往移位寄存器中裝載需要轉(zhuǎn)換成模擬信號(hào)的數(shù)字信號(hào)數(shù)據(jù)；若CS為低，則通過(guò)移位，把數(shù)據(jù)串行送給TLC5615芯片的輸入端（每個(gè)SCLK上升沿移一位送出數(shù)據(jù)）。本設(shè)計(jì)中采用的方案是：一是當(dāng)計(jì)數(shù)器計(jì)數(shù)到偶數(shù)分N/21時(shí)，將輸出電平進(jìn)行一次翻轉(zhuǎn)，同時(shí)給計(jì)數(shù)器一個(gè)復(fù)位信號(hào)，如此循環(huán)。從波形圖上可以看到，分頻器得到了將系統(tǒng)時(shí)鐘50分頻后的時(shí)鐘信號(hào)。其中clk為FPGA系統(tǒng)時(shí)鐘；A、B、C、D代表四個(gè)撥碼開(kāi)關(guān)的值。具體的硬件仿真波形如下：在clk端輸入50MHz的時(shí)鐘信號(hào)，amp。改變Camp。當(dāng)為“00” ；當(dāng)Camp。D為“10”。B輸入“10”時(shí)得到的是方波波形。D的值可以該變輸出波形的幅值。B輸入“11”時(shí)得到的是三角方波波形。D的值可以該變輸出波形的幅值。當(dāng)選擇撥碼開(kāi)關(guān)SWSW2的不同組合時(shí)，波形輸出發(fā)生變化；當(dāng)選擇撥碼開(kāi)關(guān)SWSW4的不同組合時(shí)，實(shí)現(xiàn)了波形幅度的調(diào)節(jié)。綜上所述，本次設(shè)計(jì)的信號(hào)發(fā)生器，達(dá)到了設(shè)計(jì)所定要求，完成了要求所需的各個(gè)功能。期間，小組成員之間分工明確，合作默契，進(jìn)行了多次討論分析，使得本次課程設(shè)計(jì)得以順利完成。經(jīng)過(guò)一個(gè)學(xué)期的理論學(xué)習(xí)，我們對(duì)EDA有了個(gè)初步的認(rèn)識(shí)，而通過(guò)這次的課程設(shè)計(jì)，我們對(duì)EDA又有了更深一步的理解，鍛煉了我們的動(dòng)手能力和思維能力。鍵盤在7段數(shù)碼管顯示時(shí)，由于按下鍵一短時(shí)間后應(yīng)放開(kāi)按鍵，這樣勢(shì)必會(huì)對(duì)輸出顯示造成成影響，所以程序邏輯上應(yīng)該有鎖存功能。所以最后趙老師建議我們換成撥碼開(kāi)關(guān)。本系統(tǒng)即實(shí)現(xiàn)了可以輸出三種波形的幅值可調(diào)的波形發(fā)生器，最后的測(cè)試結(jié)果表明，該設(shè)計(jì)正確有效，可以
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