【正文】 而得到了廣泛的應(yīng)用。 Altera 在 Quartus II 中包含了許多諸如SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計(jì)輔助工具，集成了 SOPC 和 HardCopy 設(shè)計(jì)流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。 VHDL語言的優(yōu)點(diǎn) （ 1） VHDL 語言功能強(qiáng)大，設(shè)計(jì)方式多樣 VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu)，只需采用簡單明確的 VHDL 語言程序就可以描述十分復(fù)雜的硬件電路。此外， VHDL 語言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這是其他硬件描述語言所不能比擬的。同時(shí)， VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會(huì)給硬件描述帶來較大的自由度。 4 （ 4） VHDL 語言的設(shè)計(jì)描述與器件無關(guān) 采用 VHDL 語言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。當(dāng)硬件電路的設(shè)計(jì)描述完成以后， VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。在設(shè)計(jì)過程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步步地進(jìn)行 設(shè)計(jì)，而是一些模塊的累加。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計(jì)的工作量，縮短開發(fā)周期 [3]。 分析及步驟 第一步，選好實(shí)驗(yàn)題目后，首先對實(shí)驗(yàn)要求做了邏輯上的理性分析，明確了實(shí)驗(yàn)?zāi)康摹? 第三步，將 各個(gè)小模塊實(shí)驗(yàn)流程圖畫出來，便于各個(gè)模塊程序編寫。 第五步，將各個(gè)小模塊生成的元件圖連接成整體原理圖。 第七步，針對實(shí)驗(yàn)結(jié)果的不合理性，進(jìn)行程序、原理圖糾錯(cuò)； 第八步，到實(shí)驗(yàn)室，利用電子綜合設(shè)計(jì)實(shí)驗(yàn)箱，將軟件與硬件相結(jié)合，看實(shí)際效果。對于本設(shè)計(jì)來說，設(shè)計(jì)的主體是外部輸入模塊、控制模塊和顯示模塊， 對輸入的頻率進(jìn)行分頻，得到超出公里數(shù)的單價(jià)對應(yīng)的頻率，按照車輛行駛公里數(shù)，對最終費(fèi)用進(jìn)行控制，再通過譯碼顯示模塊，最終在數(shù)碼管上顯示出計(jì)費(fèi)數(shù)額。本設(shè)計(jì)中，要求輸出的段信號(hào)為高電平有效。控制模塊是整個(gè)系統(tǒng)的核心，它由分頻模塊、控制模塊、計(jì)量模塊和譯碼顯示模塊構(gòu)成。 控制模塊：主要完成對計(jì)價(jià)器狀態(tài)的控制。 譯碼模塊：完成計(jì)價(jià)、計(jì)時(shí)和計(jì)程數(shù)據(jù)的顯示。 （ 1）計(jì)價(jià)范圍： 0~ 元； 計(jì)價(jià)分辨率： 元； （ 2）計(jì)程范圍： 0~99 元； （ 3）計(jì)時(shí)范圍： 59 分； 計(jì)時(shí)分辨率： 1 分鐘； 方案設(shè)計(jì)與論證 方案一：主要目的是為了實(shí)現(xiàn)：出租車起始計(jì)價(jià)為 元，當(dāng)里程小于 3km 時(shí)，按起價(jià)費(fèi)用計(jì)算；當(dāng)里程大于 3km 時(shí)每公里按 元計(jì)算；等待累計(jì)時(shí)間超過 2 分鐘，按每分鐘 元計(jì)費(fèi)； 費(fèi)用 =8+（里程 3） *+（等候時(shí)間 2） *，單位：元。系設(shè)計(jì)輸入 編譯 仿真與分析 編程 系統(tǒng)測試 制作原理圖 修改 7 統(tǒng)的輸出信號(hào)有：總費(fèi)用數(shù) c0 ~c3，行駛距離 k0 ~k1，等待時(shí)間 m0 ~m1 等。當(dāng)有乘客上車并開始行駛時(shí)， fin 脈沖到來，進(jìn)行行駛計(jì)費(fèi)，此時(shí)的 stop 需要置為 0；如需停車等待，就把 stop 變?yōu)楦唠娖?，并去除fin 輸入脈沖，進(jìn)行等待計(jì)費(fèi)；當(dāng)乘客下車且不等待時(shí)，直接將 start 置為 0，系統(tǒng)停止工作。計(jì)量模塊是整個(gè)系統(tǒng)實(shí)現(xiàn)里程計(jì)數(shù)和時(shí)間計(jì)數(shù)的重要部分；控制模塊是實(shí)現(xiàn)不同計(jì)費(fèi)方式的選擇部分；設(shè)計(jì)通過分頻模塊產(chǎn)生不同頻率的脈沖信號(hào)來實(shí)現(xiàn)系統(tǒng)的計(jì)費(fèi)。 方案 一、出租車計(jì)費(fèi)系統(tǒng)組成框圖 32 如下： 圖 32 出租車計(jì)費(fèi)系統(tǒng)組成框圖 圖 32可以很客觀地看出計(jì)費(fèi)器的大概工作流程，當(dāng)出租車有乘客時(shí)，計(jì)費(fèi)器開始工作，開始計(jì)費(fèi)：控制器的核心部分，即 FPGA的主控部分開始運(yùn)行，確定行駛里程及等待時(shí)間，根據(jù)起步價(jià)，然后再加上每公里的價(jià)格，這些都是預(yù)設(shè)的，不需要手動(dòng)輸入，然后正式進(jìn)入計(jì)費(fèi)模塊，讀取設(shè)定初值，調(diào)用計(jì)費(fèi)模塊，通過顯示模塊，會(huì)把路程和費(fèi)用同步顯示給乘客，當(dāng)乘客到達(dá)目的地時(shí)，結(jié)束計(jì)費(fèi)，并且把最后結(jié)果顯示給乘客 了解，然后計(jì)費(fèi)初始化，等待下一次的計(jì)費(fèi)。計(jì)量模塊是整個(gè)系統(tǒng)實(shí)現(xiàn)里程計(jì)數(shù)和時(shí)間計(jì)數(shù)的重要部分；控制模塊是實(shí)現(xiàn)不同計(jì)費(fèi)方式的選擇 部分；但主要想用設(shè)計(jì)一定的函數(shù)關(guān)系來實(shí)現(xiàn)，而不是像方案一那樣依賴分頻來實(shí)現(xiàn)對里程和停止時(shí)間分別計(jì)費(fèi)。因此決定采用方案一的設(shè)計(jì)目的，時(shí)鐘脈沖 分頻器 控制器 等待脈沖 公里脈沖 計(jì)費(fèi) /復(fù)位 顯 示 計(jì) 費(fèi) 計(jì) 時(shí) 8 來作為設(shè)計(jì)目標(biāo)。此外，在以前實(shí)驗(yàn)課的基礎(chǔ)上，我對分頻器的設(shè)計(jì)和應(yīng)用已經(jīng)比較熟悉，所以決定利用自己所學(xué)來解決問題，故決定放棄方 案二，選擇方案一的設(shè)計(jì)思路。 clk 為輸入信號(hào)，分頻后得到輸出信號(hào) clk28， clk15， clk1。 clk_28 表示實(shí)現(xiàn) 28 次計(jì)數(shù)，系統(tǒng)時(shí)鐘周期為 1/420s 及 28 次計(jì)數(shù)所需要的時(shí)間為28*（ 1/420） s 則對應(yīng)頻率為 420/28=15HZ。 計(jì)量模塊 本模塊實(shí)現(xiàn)對于出租車在行駛和等待過程中的計(jì)時(shí)和計(jì)程功能。 計(jì)時(shí)部分：計(jì)算乘客的等待累積時(shí)間，當(dāng)?shù)却龝r(shí)間大于 2min 時(shí)，本模塊中 en1 使能信號(hào)變?yōu)?1；當(dāng) clk1 每來一個(gè)上升沿，計(jì)時(shí)器就自增 1,計(jì)時(shí)器的量程為 59min，滿量程后自動(dòng)歸零。如圖 46。 11 控制模塊 本模塊主要是通過兩個(gè)不同的輸入使能信號(hào) ent0， ent1，對兩個(gè)輸入脈沖 clk_in1，clk_in2 進(jìn)行選擇輸出，即實(shí)現(xiàn)選擇器功能；使能信號(hào)是計(jì)量 模塊中的輸出，兩個(gè)輸入脈沖是分頻模塊輸出的 28HZ、 15HZ 的脈沖；本模塊實(shí)現(xiàn)了雙脈沖的二選一。 圖 48控制模塊的原理電路圖 圖 49 控制模塊仿真原理圖 圖 410 功能級(jí)仿真結(jié)果 結(jié)合圖 49 和圖 410 可以看出，當(dāng) ent0 為高電平時(shí)，輸出為 out 即這一時(shí)段的 clk_in1（ clk_28）；當(dāng) ent1 為高電平時(shí)，輸出為 out 即這一時(shí)段的 clk_in2（ clk_15）。】 計(jì)費(fèi)模塊 本模塊根據(jù)輸入的 clk2 信號(hào)變化，調(diào)節(jié)費(fèi)用的計(jì)數(shù)， c0、 c c c3 表示費(fèi)用輸出部分的角、元、十元、百元的輸出。 12 圖 411 計(jì)費(fèi)模塊的元件原理圖 圖 412 計(jì)費(fèi)模塊的仿真電路圖 圖 413 功能級(jí)仿真結(jié)果 由圖 413 中可以看出， c3c2c1c0 的初始值為 0080，即起步價(jià)為 8 元。 數(shù)碼模塊 數(shù)碼模塊由模八計(jì)數(shù)器模塊如圖 41片選模塊如圖 415 和數(shù)碼顯示模塊如圖 416組成。數(shù)碼管顯示模塊的功能是用來顯示輸入的行駛里程和總計(jì)費(fèi)用。原理圖如圖 418所示。以第一個(gè)周期為例： 當(dāng) qt 為 0 時(shí)， scan 輸出為 7F， 即點(diǎn)亮左起第一個(gè)數(shù)碼管， seg 輸出為 70， 即該數(shù)碼管 上顯示 7；隨著 clk 第一個(gè)上升沿的到來， qt 變?yōu)?1， scan 輸出為 BF， 即點(diǎn)亮左起第二個(gè)數(shù)碼管， seg 輸出為5F， 即該數(shù)碼管 上顯示 6；隨著 clk 第二個(gè)上升沿的到來， qt 變?yōu)?2， scan 輸出為 DF，即點(diǎn)亮左起第三個(gè)數(shù)碼管， seg 輸出為 5B，即該數(shù)碼管上顯示 5；隨著 clk 第四個(gè)上升沿的到來， qt 變?yōu)?3， scan 輸出為 EF，即點(diǎn)亮左起第三個(gè)數(shù)碼管， seg 輸出為 33，即該數(shù)碼管上顯示 4；隨著 clk 第五個(gè)上升沿的到來， qt 變?yōu)?4， scan 輸出 為 F7，即點(diǎn)亮左起第二個(gè)數(shù)碼管， seg 輸出為 30，即該數(shù)碼管上顯示 1；隨著 clk 第六個(gè)上升沿的到來， qt 變?yōu)?5， scan 輸出為 FB，即點(diǎn)亮左起第六個(gè)數(shù)碼管， seg 輸出為 7E，即該數(shù)碼管上顯示 0；隨著 clk 第七個(gè)上升沿的到來， qt 變?yōu)?6， scan 輸出為 FD，即點(diǎn)亮左起第七個(gè)數(shù)碼管， seg 輸出為 79，即該數(shù)碼管上顯示 3；隨著 clk 第八個(gè)上升沿的到來， qt 變?yōu)?7， scan 輸出為 FE，即點(diǎn)亮左起第八個(gè)數(shù)碼管， seg 輸出為 6D，即該數(shù)碼管上顯示 2。上面的源程序產(chǎn)生了對應(yīng)的模塊框圖，將上述各個(gè)模塊框圖組合成頂層原理圖 51： 圖 51 頂層原理圖 圖 52 3KM以內(nèi)的仿真結(jié)果 圖 53 3KM以外的仿真結(jié)果 對頂層原理圖仿真得到圖 52，圖 53， 分析圖 52 可知 ： 位選 scan： 7F——對應(yīng)數(shù)碼管段碼 seg： 7E，說明數(shù)碼管上顯示 0；即 fei0 是 0； 位選 scan： BF——對應(yīng)數(shù)碼管段碼 seg： 7F，說明數(shù)碼管上顯示 8；即 fei1 是 8； 位選 scan： DF、 EF、 F FB、 FD、 FE——對應(yīng)數(shù)碼管段碼 seg： 7E，說明數(shù)碼管上顯示 0；即 fei2 是 0； fei3 是 0； t0、 t mile0、 mile1 都是 0，這便可得到起步價(jià) 8元。（具體對照表見附錄一） 由此可見，出 租車計(jì)費(fèi)器可以實(shí)現(xiàn)預(yù)計(jì)目標(biāo)： （ 1）起價(jià)為 元，當(dāng)里程小于 3km 時(shí)，按起步價(jià)費(fèi)用 8 元計(jì)算；（如圖 52） （ 2）當(dāng)里程大于 3km 時(shí)每公里按 元計(jì)算；等待累計(jì)時(shí)間超過 2 分鐘，按每分鐘 元計(jì)費(fèi)。圖 53 所示，當(dāng)行駛了 11 公里時(shí)，費(fèi)用 =8+（ 113） *=，與圖示的 元基本一致（存在一定的誤差）。實(shí)現(xiàn)了出租車計(jì)費(fèi)器的一般功能，如計(jì)里程，計(jì)費(fèi)，以及費(fèi)用，時(shí)間和里程的顯示功能，基本上達(dá)到了這次畢業(yè)設(shè)計(jì)的基本要求。 （ 2）費(fèi)用的計(jì)算，出租車起價(jià)為 元，當(dāng)里程小于 3km 時(shí)，按起價(jià)費(fèi)用計(jì)算；當(dāng)里程大于 3km 時(shí)每公里按 元計(jì)算；等待累計(jì)時(shí)間超過 2 分鐘，按每分鐘 元計(jì)費(fèi)； （ 3）里程，即汽車行駛里程，用兩位數(shù)字顯示，顯示方式為 “XX”,單位為 km。 費(fèi)用 =8+（里程 3） *+（等候時(shí)間 2）*，單位：元；費(fèi)用顯示用四位數(shù)字顯示，顯示方式為 “”，單價(jià)為元。 18 致謝 時(shí)光轉(zhuǎn)眼即逝，為期一個(gè)學(xué)期的畢業(yè)論文也已接近尾聲，我四年的大學(xué)生活也即將畫上一個(gè)句號(hào)。在美麗的校園里，原本天真幼稚的我如今已蛻變成一個(gè)睿智、沉穩(wěn)的青年，感謝命運(yùn)的安排，讓我有幸結(jié)識(shí)了許多良師益友。至此論文完成之際，謹(jǐn)向我尊敬的指導(dǎo)老師倪小琦致以誠摯的謝意和崇高的敬意。倪老師給予我充分的時(shí)間支配權(quán)利，讓我有充足的時(shí)間處理好工作和畢業(yè)設(shè)計(jì)的雙重任務(wù)。 其次要感謝我的班主任韓婷婷老師和大學(xué)四年給我們授課的所有老師，是他們的悉心教導(dǎo)和精心栽培，讓我掌握了很多專業(yè)知識(shí)，為將來的工作打下了良好的基礎(chǔ)。 最后，感謝我的同學(xué)和朋友們，謝謝他們陪伴我成長，給我鼓勵(lì)和幫助。 [2] 百度文庫 [3] 姜立東 . VHDL 語言程序設(shè)計(jì)及應(yīng)用 . 第 2 版 . 北京郵電大學(xué)出版社， 2022： 33~38。 [5] 曹昕燕，周鳳臣，聶春燕 . EDA 技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì) [M]. 清華大學(xué)出版社， 2022：56~72。 [7] 潘松，黃繼業(yè) . EDA 技術(shù)實(shí)用教程 . 第 3 版 .[M]. 科學(xué)出版社， 2022： 25~60。 [9] 康華光主編 . 電子技術(shù)基礎(chǔ)模擬部分 . 北京高等教育出版社， 2022： 11~26。 [11] 王志明，吳冬峰 . 淺談 VHDL 語言在電子電路中的應(yīng)用 [J]. 黑龍江科技信息， 2022年 17 期： 10~21。 [13] 張凌，范寒柏 . VHDL 語言中局部變量與局部信號(hào)的作用 [J]. 電子工程師， 1999 年第 12 期： 23~24。 [15]候伯亨，顧新 . VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計(jì) . 西安電 子科技大學(xué)出版社， 1999： 201~223。 模 8 計(jì)數(shù)器輸出 qout[3..0]接的是數(shù)碼模塊 qt[3..0]，從數(shù)碼模塊 VHDL 程序即附錄八來看， （ 1）當(dāng) qt 輸出（ 01111111）時(shí)， scan 為 7F，選中左起第一片數(shù)碼管； （ 2）當(dāng) qt 輸出（ 10111111）時(shí)， scan 為 BF，選中左起第二片數(shù)碼管； （ 3）當(dāng) qt 輸出（ 11011111）時(shí)， scan 為 DF，選中左起第三片數(shù)碼管； （ 4）當(dāng) qt 輸 出（ 11101111）時(shí)， scan 為 EF，選中左起第四片數(shù)碼管； （ 5）當(dāng) qt 輸出（ 11110111）時(shí)， scan 為 F7，選中左起第五片數(shù)碼管； （ 6）當(dāng) qt 輸出（ 11111011）時(shí)， scan 為 FB，選中左起第六片數(shù)碼管； （ 7）當(dāng) qt 輸出