數(shù)字電路邏輯設(shè)計第八章pld可編程邏輯器件pld-在線瀏覽
2025-01-25 09:45本頁面
【正文】 用戶定義 各種 PLD的結(jié)構(gòu)特點 第一節(jié) 可編程邏輯器件 PLD概述 17 17 第八章 可編程邏輯器件 PLD 17 17 采用 PLD設(shè)計數(shù)字系統(tǒng)和中小規(guī)模相比具有如下特點： ： 單片 PLD有很高的密度，可容納中小規(guī)模集成電路的幾片到十幾片； ： 使用 PLD器件設(shè)計的系統(tǒng)，可以不受標(biāo)準(zhǔn)系列器件在邏輯功能上的限制； ： 由于可編程特性，用 PLD設(shè)計一個系統(tǒng)所需時間比傳統(tǒng)方式大為縮短； 四、 PLD的性能特點 第一節(jié) 可編程邏輯器件 PLD概述 18 18 第八章 可編程邏輯器件 PLD 18 18 ： 實現(xiàn)任何邏輯功能比用中小規(guī)模器件所需的邏輯級數(shù)少。 四 、 PLD的性能特點 第一節(jié) 可編程邏輯器件 PLD概述 19 19 第八章 可編程邏輯器件 PLD 19 19 用可編程邏輯器件設(shè)計電路需要相應(yīng)的 開發(fā)軟件平臺和 編程器 ，可編程邏輯器件開發(fā)軟件和相應(yīng)的編程器多種多樣。 可編程邏輯器件設(shè)計電路過程如下圖所示： 電 路方 設(shè)案 計 設(shè) 計 輸 入 優(yōu) 化 電 路 選 擇 器 件 編 程 器時 件序 功檢 能查 設(shè)計人員完成 四、 用 PLD實現(xiàn)邏輯電路的方法與過程 第一節(jié) 可編程邏輯器件 PLD概述 20 20 第八章 可編程邏輯器件 PLD 20 20 一 、 可編程邏輯陣列 PLA 可編程邏輯陣列 PLA和 PROM相比之下，有如下特點： 1. PROM是與陣列固定、或陣列可編程，而 PLA是與和或陣列全可編程； 2. PROM與陣列是全譯碼的形式，而 PLA是根據(jù)需要產(chǎn)生乘積項，從而減小了陣列的規(guī)模； 3. PROM實現(xiàn)的邏輯函數(shù)采用最小項表達(dá)式來描述。 第二節(jié) 可編程邏輯陣列 PLA 例 : 試用 PLA實現(xiàn)四位自然二進(jìn)制碼轉(zhuǎn)換成四位格雷碼。 NO A1 A0 B1 B0G3 G2 G1 G001234567891011121314150 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0（ 2） 根據(jù)表列出邏輯函數(shù)并簡化，得最簡輸出表達(dá)式 01010121212323233BBBBGBBBBGBBBBGBG???????（ 3）轉(zhuǎn)換器有四個輸入信號，化簡后需用到 7個不同的乘積項，組成 4 個輸出函數(shù)，故選用四輸入的 7 4PLA實現(xiàn)， 7項 用了七個乘積項，比 PROM全譯碼少用 9個， PLA除了能實現(xiàn)各種組合電路外 ， 還可以在或陣列之后接入觸發(fā)器組 ， 作為反饋輸入信號 ， 實現(xiàn)時序邏輯電路 。 （ 一 ） PAL的基本結(jié)構(gòu) I/O輸出結(jié)構(gòu) PAL的結(jié)構(gòu) : 與陣列可編程、或陣列固定 . 一、可編程陣列邏輯器件 PAL 25 25 第八章 可編程邏輯器件 PLD 25 25 第三節(jié) 可編程陣列邏輯 PAL 一個輸入 四個乘積項通過 或非門低電平輸出。 觸發(fā)器的 Q端可以 通過三態(tài)緩沖器 送到輸出引腳 觸發(fā)器的反相端反饋回與 陣列，作為輸入信號參與 更復(fù)雜的時序邏輯運算 CP和使能是 PAL的公共端 28 28 第八章 可編程邏輯器件 PLD 28 28 第三節(jié) 可編程陣列邏輯 PAL 4. 帶異或門的寄存器型輸出結(jié)構(gòu) 增加了一個異或門 把乘積項分割成兩 個和項 兩個和項在觸發(fā)器的輸入端異或之后， 在時鐘上升沿到來時存入觸發(fā)器內(nèi) 第八章 可編程邏輯器件 PLD PAL結(jié)構(gòu) GAL結(jié)構(gòu) 一、通用陣列邏輯 GAL器件 第四節(jié) 通用邏輯陣列 GAL 第八章 可編程邏輯器件 PLD 第四節(jié) 通用邏輯陣列 GAL 16個輸入引腳： 2~9固定做輸入引腳 1 1 1 1 1 1 19可設(shè)置成輸入引腳 輸出引腳： 1 1 1 1 1 1 1 19 陣列規(guī)模： 64（與） ?32（輸入） （ 一 ） GAL器件結(jié)構(gòu)和特點 1. GAL16V8的基本結(jié)構(gòu) 8個輸入緩沖器 8個輸出反饋緩沖器 一個共用時鐘 CLK 8個輸出緩沖器 8個 OLMC 輸入端數(shù)量 輸出端數(shù)量 第八章 可編程邏輯器件 PLD 2. GAL輸出邏輯宏單元 OLMC的組成 或門：輸入端共八個乘積項，一個乘積項來自于選擇器 PTMUX 第四節(jié) 通用邏輯陣列 GAL 異或門：當(dāng) XOR(n)=1時，異或門起反相作用； 當(dāng) XOR(n)=0時，異或門起同相作用。 I/O可以作為輸入端，提供給相鄰的邏輯宏單元。 本單元的反饋信號 和 去相鄰單元的信號 都被阻斷 三態(tài)緩沖器使能，異或門的輸出不經(jīng)過 D觸發(fā)器，直接由處于使能狀態(tài)的三態(tài)門輸出，屬于組合輸出 組合輸出 適合于三態(tài) I/O緩沖等雙向組合邏輯電路 時鐘和使能可配置作輸入使用 時序輸出 —— 從觸發(fā)器的輸出同相 Q端輸出 或門的輸入有 8個乘積項 輸出緩沖器的使能信號 時鐘，作為公共端 適合于實現(xiàn)計數(shù)器、移位寄存器等時序邏輯電路 使用場合不同，適合實現(xiàn)在一個帶寄存器器件作組合輸出； CLK和 OE公用，不能做輸入。 (2) 100％ 可編程： GAL采用浮柵編程技術(shù) ， 使與陣列以及邏輯宏單元可以反復(fù)編程 ， 電編程 、 電擦寫 。 43 43 第八章 可編程邏輯器件 PLD 43 43 (4) 100%可測試： GAL的宏單元接成時序狀態(tài) ， 可以通過測試軟件對它門的狀態(tài)進(jìn)行預(yù)置 ， 從而可以隨意將電路置于某一狀態(tài) ， 以縮短測試過程 ， 保證電路在編程以后 ， 對編程結(jié)果100％ 可測 。 ? 新一代的 GAL器件，可以脫離開編程器，直接在設(shè)計者的電路系統(tǒng)上編程。 46 46 第八章 可編程邏輯器件 PLD 46 46 ? 時鐘必須共用； ? 或
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