【正文】 僅允許一個(gè) OE信號。 ispLSI1000E 和 ispLSI1048E 器件也有可選擇的全局輸出使能 GOE。 （ 5） 輸出布線區(qū) 輸出布線區(qū)（ ORP）作用是引導(dǎo)各種信號從 GLB輸出到配置為輸出或雙向管腳的 I/O單元。它也簡化了布線軟件的工作量，增加了利用率。使用乘積項(xiàng)共享陣列（ PTSA）會帶來更大的靈活性，使 GLB 輸出可以完全互換，這樣的結(jié)構(gòu)使布線程序能自由地互換輸出以獲得最好的布線率。 輸出布線區(qū)旁路連接進(jìn)一步增強(qiáng)了器件的適應(yīng)性。旁路路徑制約了設(shè)備的布線率，只能為特殊信號使用。 ② 每個(gè)巨型塊有兩個(gè)專用的輸入與巨型塊內(nèi)的 8 個(gè) GLBｓ直接相連。GRP 允許來自 GLBｓ 的輸出或 I/O 單元的輸入與 GLBｓ的輸入連接。由于 ispLSI 器件的相同構(gòu)造，通過 GRP 的延時(shí)是一致的和可預(yù)知的，然而，延時(shí)會受到GLB 的輕微影響。IOCLK0 和 IOCLK1信號用來給器件內(nèi)的所有 I/O 單元計(jì)時(shí)。器件有 4 個(gè)專用的系 統(tǒng)時(shí)鐘（ Y0、 Y Y Y3），對于 ISPLSI1016有 3 個(gè)（ Y0、 Y Y2），通過時(shí)鐘分配網(wǎng)絡(luò)，這些系統(tǒng)時(shí)鐘引腳可直接分給任何 GLB 或任何 I/O 單元。這些時(shí)鐘 GLB 的輸出可用來生成一個(gè)設(shè)計(jì)者自定義的內(nèi)部時(shí)鐘配置。時(shí)鐘 GLB 的輸出可依次產(chǎn)生一個(gè) CLK0的“分頻”信號，它可連接到 CLK CLK IOCLK0或 IOCLK1 全局時(shí)鐘線上。在所有的GLBｓ中， CLK0、 CLK1 和 CLK2 加到它們對應(yīng)的時(shí)鐘 MUX 輸入。并被加到所有 I/O 單元，設(shè)計(jì)者可以利用兩者之一對 I/O 單元編程。只需決定數(shù)據(jù)期望遵循的路徑，然后把不同的延時(shí)加起來。 ispLSI1032 和 ispLSI1048 結(jié)構(gòu)圖 2． 2 硬件描述語言及設(shè)計(jì)軟件 ABEL語言簡介 ABEL－ HDL 語言是一種層次結(jié)構(gòu)的邏輯描述語言，由美國 DATA I/O 公司研制開發(fā)，目前被廣泛應(yīng)用于可編程邏輯電路設(shè)計(jì)。用 ABEL－ HDL語言進(jìn)行設(shè)計(jì)，可以很少去關(guān)心或不去關(guān)心器件的內(nèi)部結(jié)構(gòu)，并且設(shè)計(jì)可以通過模擬得到驗(yàn)證，大大縮短了設(shè)計(jì)周期， 降低了設(shè)計(jì)成本，提高了設(shè)計(jì)效率和成功率，受到電子設(shè)計(jì)工程技術(shù)人員的重視和歡迎。 ABEL－ HDL 語言設(shè)計(jì)文件是 ASC11 格式的文本文件，叫作 ABEL－ HDL 源文件。如果一項(xiàng)設(shè)計(jì)包含多個(gè)模塊，則按照層次結(jié)構(gòu)將它們組織起來。一項(xiàng)設(shè)計(jì)的所有模塊，可以 包含在一個(gè)文件中，也可以包含在幾個(gè)文件中。最后將 JEDEC文件下載到器件中，就完成了對器件的編程。 標(biāo)識符必須以英文字母或下劃線 “ ” 開始，其后可跟數(shù)字、英文字母、波浪線 “~”和下劃線 “ ” ，標(biāo)識符最長不得超過 31個(gè)字符；標(biāo)識符不能使用空格，單詞中的分隔需用下劃線；標(biāo)識 符與字母的大小寫有關(guān)。 關(guān)鍵字是一些具有特殊用途的保留標(biāo)識符。關(guān)鍵字不分大、小寫，可以用大寫、小寫或大小寫混合方式輸入，它們表示的含義相同。表示方 法是在英文字母的左下方及右下方各加一個(gè)圓點(diǎn)。如果將專用常量賦值給一個(gè)標(biāo)識符，那么該標(biāo)識符在整個(gè)模塊中都代表該常量，如 X＝ .X.；則 X代表任意態(tài)。 (2) 用一雙斜杠 //開始，以行的末尾來結(jié)束。數(shù) 有五種表示形式： (1) ^b， ^o， ^d及 ^h（或 ^B， ^O， ^D及 ^H）表示， ^d 可以省略不寫。 表 23 數(shù)制表示 數(shù)制名 基數(shù) 符號 舉例 二進(jìn)制 2 ^b ^b1011 八進(jìn)制 8 ^o ^o13 十進(jìn)制 10 ^d（缺省） ^d11（ 11） 十六進(jìn)制 16 ^h ^hb 5．運(yùn)算符和邏輯表達(dá)式 （ 1）算術(shù)運(yùn)算符 表 24 算術(shù)運(yùn)算符 運(yùn)算符 表達(dá)式舉例 說 明 運(yùn)算優(yōu)先級 － － A 求二進(jìn)制補(bǔ)碼 1 － A－ B 減 3 ＋ A＋ B 加 3 下述運(yùn)算符不支持集合運(yùn)算 * A*B 乘 2 / A/B 無符號整除 2 % A%B 取 模：無符號數(shù)整除的余數(shù) 2 AB A左移 B位 2 AB A右移 B位 2 注意： （ 1）符號“－”當(dāng)在一個(gè)數(shù)的前面時(shí)，表示對這個(gè)數(shù)取二進(jìn)制補(bǔ)碼；當(dāng)在兩個(gè)數(shù)之間時(shí)表示兩個(gè)數(shù)相減。 （ 3）移位運(yùn)算是邏輯無符號移位，移位運(yùn)算時(shí)用“ 0”來補(bǔ)缺位。 Aamp。 ② 所有的關(guān)系運(yùn)算都是無符號運(yùn)算。 ③ 由于關(guān)系運(yùn)算符的優(yōu)先級比較低，使用時(shí)用圓括號來保證它所處的位置。 （ 4）賦值運(yùn)算符 表 27 賦值運(yùn)算符 運(yùn)算符 舉例 說明 = A=B 組合型確定態(tài)賦值 (把 B的值立即賦給 A，沒有時(shí)延 ) : = A: =B 寄存器型確定態(tài)賦值 (在下一個(gè)時(shí)鐘脈沖 有效沿來后，把 B的值賦予 A) ?= A?=B 組合型任意態(tài)賦值 ?:= A?:=B 寄存器型任意態(tài)賦值 注意： ① 在使用點(diǎn)擴(kuò)展名時(shí)用＝和 ?=來賦值。 ③ 使用任意態(tài)賦值時(shí)，要用指示字＠ DCSET設(shè)置，或用屬性定義 ISTYPE指定“ DC”屬性，以表明未指定邏輯是任意態(tài)，否則 ?=和？ :=邏輯方程將被忽略。塊用于邏輯方程、狀態(tài)圖、宏定義和標(biāo)識符中，塊可以嵌套使用，即塊中包含塊。 S_Valid := 1。 T_Valid := 1。它采用一個(gè)標(biāo)識符，用方括號內(nèi)的一組信號或常量表示，其中的每一個(gè)信號或常量稱為集合的元素。 為枚舉法 Addr = [A7 .. A0]。 為兩種方法的組合 例 2：集合的賦值 設(shè)集合 A＝ [A1， A2， A3]， 若 A＝ [1,0， 1]，則等效于 A1＝ 1， A2＝ 0， A3＝ 1，也可以表示為 A＝ 5 若 [A1， A2， A3]＝ 2，則等效于 A1＝ 0， A2＝ 1， A3＝ 0 用于集合賦值或比較的數(shù)要轉(zhuǎn)換成二進(jìn)制形式，并遵從以下規(guī)則： ① 如果二進(jìn)制數(shù)的有效位多于集合中元素的個(gè)數(shù)，要從左邊截去多余的位。 ③ 單個(gè)信號對集合賦值時(shí)，則用此信號對每個(gè)元素賦值。b， 則 c=aamp。b 二、 ABEL 源文件的基本結(jié)構(gòu) module 模塊名； 模塊開始 [title 39。 ] [Declarations] [器件名 device 39。 。屬性 39。 信號名 , 信號名 node [istype 39。 ]。] [集合的定義 。] equations 邏輯方程 。] [statediagram(狀態(tài)變量 ) 狀態(tài)圖描述 。] end 模塊名 ； 模塊結(jié)束 ［ MODULE 低層模塊名］ …… 上面帶有方括號的可根據(jù)需要選擇，不是每個(gè)程序中都必須有的。 下面是一個(gè)完整描述可 逆十進(jìn)制 計(jì)數(shù)器的 ABEL 程序 可逆十進(jìn)制計(jì)數(shù)器可作加法計(jì)數(shù)器，又可作減法計(jì)數(shù)器，設(shè)計(jì)要求：使能端 EN，低電平有效。進(jìn)位信號 CO，借位信號 CI，輸出 Q3－ Q0，高位為 Q3。 Q3..Q0,CI,CO PIN ISTYPE ‘ REG’ 。 Q=[Q3..Q0]。 =!EN。 =CLK。 =!EN。（ Q=0)amp。 ELSE WHEN(M==0)amp。CO:=1。 WHEN (M==1)amp。(Q=9) THEN Q:=Q1。(Q==0) THEN {Q:=9。 TEST_VECTORS ([EN,M,CLK][Q,CI,CO]) [1,X,X][X,X,X]。 REPEAT 11{[0,0,C][X,X,X]。} END 1. 信號屬性的說明： 用 ISTYPE語句定義信號屬性。單獨(dú)使用時(shí)須放在引腳或節(jié)點(diǎn)說明語句之后。 輸入信號不指定屬性，輸出信號有屬性 ，缺省的屬性為‘ COM’ 。由于 ABEL－ HDL 是與器件無關(guān)的通用語言，若不規(guī)定信號屬性或者其他信息（如點(diǎn)擴(kuò)展名），則設(shè)計(jì)從一種器件移植到另一種器件時(shí)，可能工作不正常。如果設(shè)計(jì)不使用與器件結(jié)構(gòu)有關(guān)的屬性，則設(shè)計(jì)適用的范圍廣。當(dāng)然，在針對某些特定器件進(jìn)行設(shè)計(jì)時(shí)，使用屬性可以更精確地描述電路的行為，排除模棱兩可的情況。 2. 點(diǎn)擴(kuò)展名 主要用于寄存器邏輯方程中，它說明了寄存器引腳的性質(zhì)。真值表可用于組合電路也可用于時(shí)序電路。該狀態(tài)機(jī)工作時(shí)，在各個(gè)不同狀態(tài)間循環(huán)。狀態(tài)圖首先用關(guān)鍵詞 STATE＿ DIAGRAM定義一個(gè)狀態(tài)機(jī)，狀態(tài)機(jī)的工作過程由 IF－ THEN－ ELSE、 CASE和 GOTO語句定義。方程為可選項(xiàng)，每一狀態(tài)必須包含轉(zhuǎn)移語句。 例： STATE S0： Y＝ Y＋ 1； GOTO S1； ② 條件轉(zhuǎn)移語句 IF－ THEN－ ELSE 格式： IF 表達(dá)式 THEN 狀態(tài)表達(dá)式 ［ ELSE 狀態(tài)表達(dá)式］； 若 IF后的表達(dá)式為真，則轉(zhuǎn)向 THEN后的狀態(tài)表達(dá)式所定義的狀態(tài)，否則，轉(zhuǎn)向 ELSE后狀態(tài)表達(dá)式所定義的狀態(tài)，它所規(guī)定的轉(zhuǎn)移條件是互斥的。嵌套的條件轉(zhuǎn)移語句稱為鏈接式條件轉(zhuǎn)移語句，格式如下： IF 表達(dá)式 THEN 狀態(tài)表達(dá)式 ELSE IF 表達(dá)式 THEN 狀態(tài)表達(dá)式 ELSE 狀態(tài)表達(dá)式； 鏈接的數(shù)目沒有限制，但最后一個(gè)語句必須用分號結(jié)束。 ③ 選擇語句 CASE－ ENDCASE 格式： CASE 表達(dá)式：狀態(tài)表達(dá)式； 表達(dá)式：狀態(tài)表達(dá)式；］ ...... ENDCASE； 選擇語句中的表達(dá)式必須滿足互斥條件，即在任何時(shí)候， 有且只有一個(gè)表達(dá)式條件為真。 如 STATE S0： CASE C＝＝ 0： S1； WITH A＝ 1； C＝＝ 1： S2； C＝＝ 2： S3； ENDCASE； ④ 轉(zhuǎn)移方程語句 WITH 格式：轉(zhuǎn)移語句 狀態(tài)表達(dá)式 WITH 方程； ［方程］； ... 轉(zhuǎn)移語句指 GOTO、 IF－ THEN－ ELSE和 CASE等語句，狀態(tài)表達(dá)式是下一個(gè)狀態(tài)， WITH后面的方程指定本次轉(zhuǎn)移相應(yīng)的輸出。 如： STATE S5： IF A＝＝ 1 THEN S1 WITH X:=1； Y:=1； ELSE S2 WITH ｛ X:=0； Y:=1；｝ 5. ABEL語言的指示字 ABEL 語言的指示字以＠開頭，這些指示字在源文件中所起的作用是指示語言處理程序如何對源文件的內(nèi)容加以處理，能夠?qū)崿F(xiàn)有條件地采用某段源程序、將另一個(gè)源文件包含在該源文件中、或在處理中輸出某些必要的信息。 （ 1）重復(fù)指示字＠ REPEAT 格式：＠ REPEAT 表達(dá)式 塊 作用：將塊中的內(nèi)容重復(fù)插入 源文件中 N次， N是表達(dá)式的值。 （ 2）任意態(tài)設(shè)置指示字＠ DCSET 格式：＠ DCSET 作用：將任意態(tài)設(shè)置為 1態(tài)或 0態(tài)，以滿足對邏輯方程優(yōu)化的需要。 （ 3）退出指示字 EXIT 格式：＠ EXIT 作用：指示語言處理 程序，當(dāng)出錯(cuò)位被置 1時(shí)，停止對源文件進(jìn)行分析處理。 6． 邏輯方程 關(guān)鍵字： EQUATIONS 格式： EQUATIONS 信號名［ ?］ =表達(dá)式； 信號名［ ?］ :＝表達(dá)式； WHEN－ THEN－ ELSE語句； ispDesign EXPERT 軟件的使用 一、 ispDesign EXPERT 軟件簡介 運(yùn)用大規(guī)模、超大規(guī)模可編程邏 輯器件與電子設(shè)計(jì)自動化 (EDA)技術(shù)是現(xiàn)代數(shù)字電子 技術(shù)發(fā)展的潮流，將其引入高校教學(xué)、科研、研究所、電子產(chǎn)品生產(chǎn)企業(yè)勢在必行。 ISP 技術(shù)使用戶能夠在無需從電路板上拆下芯片的情況下，改變芯片的邏輯內(nèi)容。 ISP 技術(shù)的發(fā)明，使硬件隨時(shí)能夠改變組態(tài)，實(shí)現(xiàn)了硬件設(shè)計(jì)軟件 化，革命性地改變了 電子系統(tǒng)設(shè)計(jì)的傳統(tǒng)概念和方法。設(shè) 計(jì)輸入可采用原理圖、硬件描述語言、混合輸入三種方式。 ispEXPERT 編譯器是此軟件的核心，能進(jìn)行邏輯優(yōu)化，將邏輯映射到器件中去，自動完成布局與布線并生成編程所需要的熔絲圖文件。 軟件主要特 征有 1． 輸入方式 原理圖輸入， ABELHDL輸入， VHDL輸入， VerilogHDL輸 入 2. 邏輯模擬 功能模擬，時(shí)序模擬，靜態(tài)時(shí)序分析 3. 編譯器 結(jié)構(gòu)綜合，映射，自動布局和布線 4. 支持的器件 含有宏庫，有 500個(gè)宏元件可供調(diào)用，支持所有 ISP器件 5. 下載軟件 ISP菊花鏈下載軟件 二、 ISP Expert System的原理圖輸入 1． 啟動 ispExpertSystem 2． 創(chuàng)建一個(gè)新的設(shè)計(jì)項(xiàng)目 1） 選 擇菜單 File 2）選擇 New Project... 3）鍵入項(xiàng)目名 c:\exampl