【文章內容簡介】 。] ［低層模塊名 INTERFACE（輸入－＞輸出）；］ ［例化名 FUNCTIONL＿ BLOCK 低層模塊名；］ 信號名 , 信號名 pin [引腳號 , 引腳號 ] [istype 39。屬性 39。 ]。 信號名 , 信號名 node [istype 39。屬性 39。 ]。 [常量說明語句 。] [集合的定義 。] [宏定 義語句 。] equations 邏輯方程 。 [truthtable(輸入變量－ 輸出變量 ) 真值表 。] [statediagram(狀態(tài)變量 ) 狀態(tài)圖描述 。] [testvectors(輸入變量－ 輸出變量 ) 測試向量表 。] end 模塊名 ； 模塊結束 ［ MODULE 低層模塊名］ …… 上面帶有方括號的可根據需要選擇，不是每個程序中都必須有的。如果在引腳和節(jié)點的說明中沒有指明屬性，則表明屬性為 ??。 下面是一個完整描述可 逆十進制 計數(shù)器的 ABEL 程序 可逆十進制計數(shù)器可作加法計數(shù)器，又可作減法計數(shù)器，設計要求：使能端 EN，低電平有效。加、減法計數(shù)選擇信號 M， M＝ 0 時，加法計數(shù)； M＝ 1 時，減法計數(shù)。進位信號 CO，借位信號 CI，輸出 Q3－ Q0，高位為 Q3。 MODULE counter Title ‘ ADD and SUB changeable counter’ CLK,EN,M PIN。 Q3..Q0,CI,CO PIN ISTYPE ‘ REG’ 。 邏輯關系描述部分 (三者取一或其任意組合 ) 測試向量部分 說明部分 C,X,Z,P=.C.,.X.,.Z.,.P.。 Q=[Q3..Q0]。 EQUATIONS =CLK。 =!EN。 =CLK。 =CLK。 =!EN。 =!EN。 WHEN(M==0)amp。（ Q=0)amp。(Q9) THEN Q:=Q+1。 ELSE WHEN(M==0)amp。(Q==9) THEN {Q:=0。CO:=1。} ELSE Q:=0。 WHEN (M==1)amp。(Q0)amp。(Q=9) THEN Q:=Q1。 ELSE WHEN(M==1)amp。(Q==0) THEN {Q:=9。CI:=1} ELSE Q:=0。 TEST_VECTORS ([EN,M,CLK][Q,CI,CO]) [1,X,X][X,X,X]。 [0,X,P][0,0,0]。 @REPEAT 11{[0,0,C][X,X,X]。} @REPEAT 11{[0,1,C][X,X,X]。} END 1. 信號屬性的說明： 用 ISTYPE語句定義信號屬性。它可以在節(jié)點或引腳說明語句中使用，也可以單獨使用。單獨使用時須放在引腳或節(jié)點說明語句之后。屬性規(guī)定了器件結構或信號的限制。 輸入信號不指定屬性，輸出信號有屬性 ，缺省的屬性為‘ COM’ 。某些屬性與器件結構有關，另一些則與器件結構無關。由于 ABEL－ HDL 是與器件無關的通用語言，若不規(guī)定信號屬性或者其他信息（如點擴展名），則設計從一種器件移植到另一種器件時，可能工作不正常。要求信號的屬性并不意味著設計必須總是指定一個特定器件。如果設計不使用與器件結構有關的屬性，則設計適用的范圍廣。使用與器件結構有關的屬性越多，適合該設計的器件種類就越受限制。當然，在針對某些特定器件進行設計時，使用屬性可以更精確地描述電路的行為，排除模棱兩可的情況。 表 28 引腳、節(jié)點屬性表 表中 neg,pos,dc 這三個屬性是互斥的，在屬性說明中只能使用其中的一個。 2. 點擴展名 主要用于寄存器邏輯方程中，它說明了寄存器引腳的性質。 表 29 ABEL 的點后綴 點擴展名 與結構無關 意 義 .ACLR √ 異步復位 .AP 異步寄存器預置位 .AR 異步寄存器復位 .ASET √ 異步置位 .CE 鐘控觸發(fā)器時鐘使能端 .CLK √ 邊沿觸 發(fā)器的時鐘 .CLR √ 同步復位 .COM √ 組合反饋 .D D 觸發(fā)器的 D 端 .FB √ 寄存器反饋 .FC 觸發(fā)模式控制 .J JK 觸發(fā)器的 J 端 .K JK 觸發(fā)器的 K 端 .LD 鎖存器的 D端 .LE 鎖存器鎖存使能端 .LH 鎖存器鎖存使能（ H）端 .OE √ 輸出使能 .PIN √ 引腳反饋 .PR 寄存器預置位 屬 性 與結構無關 意 義 buffer 目標器件中寄存器輸出到引腳輸出之間無反相器 collapse 優(yōu)化時此信號可能去掉 √ 組合輸出 dc √ 未指定的邏輯為任意態(tài) invert 目標器件中寄存器輸出到引腳輸出之間有反相器 keep 不將此信號從方程式中簡化掉 neg 未規(guī)定的邏輯為‘ 0’ pos √ 未規(guī)定的邏輯為‘ 1’ retain √ 不對輸出進行最小化優(yōu)化，保留冗余乘積項 reg √ 寄存器型輸出 reg_g 鐘控 D 觸發(fā)器 reg_d D 型觸發(fā)器 JK 型觸發(fā)器 reg_jk reg_sr SR型觸發(fā)器 reg_t T型觸發(fā)器 xor 目標器件中的異或門 .Q 寄存器輸出 .R RS觸發(fā)器 R端 .RE 寄存器復位 .S RS觸發(fā)器 S端 .SET √ 同步置位 .SP 同步寄存器 預置位 .SR 同步寄存器復位 .T T觸發(fā)器 T端 3. 真值表描述 真值表用表格的形式直觀地說明不同輸入下的邏輯輸出。真值表可用于組合電路也可用于時序電路。 格式： TRUTH＿ TABEL（輸入 輸出） 輸入 輸出； ...... 或 TRUTH＿ TABEL（輸入 :寄存器輸出） 輸入 :寄存器輸出； ...... 或 TRUTH＿ TABEL（輸入 :寄存器輸出 輸出） 輸入 :寄存器輸出 輸出； ...... 其中： （ 1） 表示輸入與輸出關系為組合型； （ 2） :表示輸入與輸出關系為寄存型； 例： 狀態(tài)機有四個狀態(tài)和一個輸出，集合［ A， B］代表當前狀態(tài)，集合［ C， D］表示下一個狀態(tài)， E是一個簡單組合型輸出。該狀態(tài)機工作時，在各個不同狀態(tài)間循環(huán)。 TRUTH＿ TABEL（［ A， B］ :［ C， D］ E） ［ 0,0］ :［ 0,1］ 1； ［ 0,1］ :［ 1,0］ 0； ［ 1,0］ :［ 1,1］ 1； ［ 1,1］ :［ 0,0］ 1； 4. 狀態(tài)圖描述 狀態(tài)圖十分適合用來設計時序電路中的狀態(tài)機，利 用狀態(tài)圖可以設計復雜的時序邏輯。狀態(tài)圖首先用關鍵詞 STATE＿ DIAGRAM定義一個狀態(tài)機，狀態(tài)機的工作過程由 IF－ THEN－ ELSE、 CASE和 GOTO語句定義。 （ 1） STATE＿ DIAGRAM狀態(tài)圖語句 格式： STATE＿ DIAGRAM 狀態(tài)寄存器［ 狀態(tài)輸出］ STATE 狀態(tài)表達式：［方程］；［方程］； ...；狀態(tài)轉移語句； STATE＿ DIAGRAM結構定義了一個狀態(tài)機，狀態(tài)寄存器定義狀態(tài)機的當前狀態(tài)，它由狀態(tài)表達式定義的某一狀態(tài)開始運行，其輸出由狀態(tài)表達式后的方程給出，在下一個時鐘之后執(zhí)行轉 移語句，使狀態(tài)機轉移到下一個狀態(tài)。方程為可選項，每一狀態(tài)必須包含轉移語句。 （ 2）轉移語句 ① 無條件轉移語句 GOTO 格式： GOTO 狀態(tài)表達式； 無條件轉移到下一個狀態(tài)，后面可跟 WITH語句。 例： STATE S0： Y＝ Y＋ 1； GOTO S1； ② 條件轉移語句 IF－ THEN－ ELSE 格式： IF 表達式 THEN 狀態(tài)表達式 ［ ELSE 狀態(tài)表達式］； 若 IF后的表達式為真，則轉向 THEN后的狀態(tài)表達式所定義的狀態(tài)，否則，轉向 ELSE后狀態(tài)表達式所定義的狀態(tài)，它所規(guī)定的轉移條件是互斥的。 IF－ THEN－ ELSE 語句可跟WITH語句，也可以嵌套。嵌套的條件轉移語句稱為鏈接式條件轉移語句，格式如下： IF 表達式 THEN 狀態(tài)表達式 ELSE IF 表達式 THEN 狀態(tài)表達式 ELSE 狀態(tài)表達式； 鏈接的數(shù)目沒有限制，但最后一個語句必須用分號結束。鏈接式條件語句適合條件不互斥的情況，條件互斥的情況用 CASE語句更清楚。 ③ 選擇語句 CASE－ ENDCASE 格式： CASE 表達式：狀態(tài)表達式； 表達式：狀態(tài)表達式；］ ...... ENDCASE； 選擇語句中的表達式必須滿足互斥條件，即在任何時候， 有且只有一個表達式條件為真。狀態(tài)表達式后可跟 WITH語句。 如 STATE S0： CASE C＝＝ 0： S1； WITH A＝ 1； C＝＝ 1： S2； C＝＝ 2： S3； ENDCASE； ④ 轉移方程語句 WITH 格式：轉移語句 狀態(tài)表達式 WITH 方程； ［方程］； ... 轉移語句指 GOTO、 IF－ THEN－ ELSE和 CASE等語句，狀態(tài)表達式是下一個狀態(tài)， WITH后面的方程指定本次轉移相應的輸出。 WITH特別適用于 Mealy型狀態(tài)機，因為它的狀態(tài)轉換與條件有關。 如： STATE S5： IF A＝＝ 1 THEN S1 WITH X:=1； Y:=1； ELSE S2 WITH ｛ X:=0； Y:=1；｝ 5. ABEL語言的指示字 ABEL 語言的指示字以＠開頭，這些指示字在源文件中所起的作用是指示語言處理程序如何對源文件的內容加以處理，能夠實現(xiàn)有條件地采用某段源程序、將另一個源文件包含在該源文件中、或在處理中輸出某些必要的信息。利用它們可以簡化編程，方便調試。 （ 1）重復指示字＠ REPEAT 格式：＠ REPEAT 表達式 塊 作用：將塊中的內容重復插入 源文件中 N次， N是表達式的值。 例：＠ REPEAT 5 ｛ H，｝ 執(zhí)行該語句后，在源文件中插入“ H， H， H， H， H，”。 （ 2）任意態(tài)設置指示字＠ DCSET 格式：＠ DCSET 作用：將任意態(tài)設置為 1態(tài)或 0態(tài)，以滿足對邏輯方程優(yōu)化的需要。 例：＠ DCSET F＝ A＆！ B＃！ A； F？＝！ A＆！ B； 在邏輯方程優(yōu)化的過程中，！ A＆！ B既可作 1處理，也可作 0處理。 （ 3）退出指示字 @EXIT 格式：＠ EXIT 作用：指示語言處理 程序，當出錯位被置 1時，停止對源文件進行分析處理。 （ 4）其它 替代指示字＠ ALTERNATE，標準指示字＠ STANDARD，表達式指示字＠ EXPR，引用指示字＠ IFCLUDE，字符無重復指示字＠ IRPC，基數(shù)指示字＠ RADIX，無限重復指示字＠ IRP， ??這些指示字的說明請參看 ABEL－ HDL手冊。 6． 邏輯方程 關鍵字： EQUATIONS 格式： EQUATIONS 信號名［ ?］ =表達式； 信號名［ ?］ :＝表達式； WHEN－ THEN－ ELSE語句； ispDesign EXPERT 軟件的使用 一、 ispDesign EXPERT 軟件簡介 運用大規(guī)模、超大規(guī)?？删幊踢?輯器件與電子設計自動化 (EDA)技術是現(xiàn)代數(shù)字電子 技術發(fā)展的潮流，將其引入高校教學、科研、研究所、電子產品生產企業(yè)勢在必行。美國 Lattice 半導體公司推出的 ISP技術為電子系統(tǒng)設計提供了功能完善的設計手段，特別適 合教學、科研和產品開發(fā)。 ISP 技術使用戶能夠在無需從電路板上拆下芯片的情況下，改變芯片的邏輯內容。這 種技術能大大縮短電子系統(tǒng)設計周期，簡化生產流程，降低生產成本，并可在現(xiàn)場對系統(tǒng) 進行邏輯重構和升級。 ISP 技術的發(fā)明，使硬件隨時能夠改變組態(tài)，實現(xiàn)了硬件設計軟件 化，革命性地改變了 電子系統(tǒng)設計的傳統(tǒng)概念和方法。 Lattice公司推出的 ispEXPERT的數(shù)字系統(tǒng)設計軟件，它是一套完整的 EDA軟件。設 計輸入可采用原理圖、硬件描述語言、混合輸入三種方式。能對所設計的數(shù)字電子系統(tǒng)進行功能仿真和時序仿真。 ispEXPERT 編譯器是此軟件的核心，能進行邏輯優(yōu)化，將邏輯映射到器件中去，自動完成布局與布線并生成編程所需要的熔絲圖文件。軟件支持所有 Lattice公司 的 ispLSI 器件。 軟件主要特 征有 1． 輸入方式 原理圖輸入， ABELHDL輸入， VHDL輸入， VerilogHDL輸 入 2. 邏輯模擬 功能模擬，時序模擬，靜態(tài)時序分析 3. 編譯器 結構綜合，映射，自動布局和布線 4. 支持的器件 含有宏庫，有 500個宏元件可供調用，支持所有 ISP器